JPS63168035A - 集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法 - Google Patents
集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、最初の工程１間に、一般に用いられるエツチ
ングまたはリフトオフによって基板上に厚さｅ＋ａｌの
第１金属化部レベルが形成されるようにした、集積回路
の金属化物レベル間に相互接続部と交差部を形成する方
法に関するものである。
ングまたはリフトオフによって基板上に厚さｅ＋ａｌの
第１金属化部レベルが形成されるようにした、集積回路
の金属化物レベル間に相互接続部と交差部を形成する方
法に関するものである。
このような集積回路は、金属化パターンを経て互に接続
された素子のアセンブリより成る。これ等の素子は回路
の重要な部分を占める。したがって、集積密度の増加は
、分離材料の層で互に分離され且つ精密なパターンに従
って互に接続された幾つかの金属化部レベル（典型的に
は２つか３つ）を用いることによって得られる。
された素子のアセンブリより成る。これ等の素子は回路
の重要な部分を占める。したがって、集積密度の増加は
、分離材料の層で互に分離され且つ精密なパターンに従
って互に接続された幾つかの金属化部レベル（典型的に
は２つか３つ）を用いることによって得られる。
このような多層（導体／分離体）を形成するのに要する
技法の全体は高い効率および高い集積密度を可能とする
ものでなければならない。後者は２つの重要なパラメー
タを出現させる。すなわち金属化部レベルのピッチと２
つのレベル間の相互接続部の容積である。前者は、金属
化部レベルを形成する技術（エツチングまたはリフトオ
フ（ｌｉｆｔ−ｏｆｆ） ）によって固定される。後者
は相互接続技術によって決り、従来技術では限度がある
ことがわかった。
技法の全体は高い効率および高い集積密度を可能とする
ものでなければならない。後者は２つの重要なパラメー
タを出現させる。すなわち金属化部レベルのピッチと２
つのレベル間の相互接続部の容積である。前者は、金属
化部レベルを形成する技術（エツチングまたはリフトオ
フ（ｌｉｆｔ−ｏｆｆ） ）によって固定される。後者
は相互接続技術によって決り、従来技術では限度がある
ことがわかった。
２つの重要な相互連結技法が現在使用されている。すな
わちホールを用いる技法とピラーを用いる技法である。
わちホールを用いる技法とピラーを用いる技法である。
ホールを用いる技法による相互接続方法は、この技法の
工程順の間に３つのリングラフ工程を含む。すなわち、
第１金属化部レベルを形成するための第１工程、相互接
続ホールをエッチするための第２工程および第２金属化
レベルを形成するための第３工程である。
工程順の間に３つのリングラフ工程を含む。すなわち、
第１金属化部レベルを形成するための第１工程、相互接
続ホールをエッチするための第２工程および第２金属化
レベルを形成するための第３工程である。
この技法によって課せられる制限は次の通りである。
誘電体中にエッチされたホールの輪郭は、各工程にわた
る問題（第２レベルの薄化（ｔｈｉｎ旧ｎｇ）または不
連続）を避けるために調節可能な勾配をもたねばならな
い。「スペーサ」を用いる技法の適合された方法を漸進
的な輪郭を得るのに用いることができる。ホールをエツ
チングする工程の精密度（ｒｅｓｌｏｕｔｉｏｎ）は反
応性イオンエツチング（異方性法）および輪郭を調節す
る特定の技法の使用によって改良される。
る問題（第２レベルの薄化（ｔｈｉｎ旧ｎｇ）または不
連続）を避けるために調節可能な勾配をもたねばならな
い。「スペーサ」を用いる技法の適合された方法を漸進
的な輪郭を得るのに用いることができる。ホールをエツ
チングする工程の精密度（ｒｅｓｌｏｕｔｉｏｎ）は反
応性イオンエツチング（異方性法）および輪郭を調節す
る特定の技法の使用によって改良される。
相互接続部の容積（金属化および位置合せ誤差を避ける
ために添えられたマスクのレベル）はエツチング法の勾
配と位置決め公差を考慮に入れる。
ために添えられたマスクのレベル）はエツチング法の勾
配と位置決め公差を考慮に入れる。
現在用いられている誘電体はシリカである。
同じ考えが他のタイプの分離体に当嵌まる。
この技法に従った形成方法はやはりリソグラフ工程を用
いる、第１は、多層構造の形における第１金属化部レベ
ルの形成の間、第２は、エツチング工程におけるブロッ
キング層迄の金属ピラーの形成の間、第３は、レベル間
の分離誘電体のデポジションおよび前記のピラ御名マー
ジ（ｍｅｒｇｅ）するための犠牲層の使用による前記の
誘電体の平面化後の第２金属レベルの形成の間である。
いる、第１は、多層構造の形における第１金属化部レベ
ルの形成の間、第２は、エツチング工程におけるブロッ
キング層迄の金属ピラーの形成の間、第３は、レベル間
の分離誘電体のデポジションおよび前記のピラ御名マー
ジ（ｍｅｒｇｅ）するための犠牲層の使用による前記の
誘電体の平面化後の第２金属レベルの形成の間である。
最も関係のある従来技術を構成するこの方法の変形（米
国特許明細書第４．５４１．１６９号）では、第１金属
化部レベルの形成は単一の金属層により行われ、ピラー
の形成は「リフトオフ」により得られる。
国特許明細書第４．５４１．１６９号）では、第１金属
化部レベルの形成は単一の金属層により行われ、ピラー
の形成は「リフトオフ」により得られる。
ピラーをエツチングにより形成する技法は相互接続部の
容積を減少し、位置決め公差だけが存続する。これは、
平らな複合構造金属−金属体をもたらす利点を有し、更
に、第１レベルにおける一方向のピラーの部分的な自己
位置合せを可能にするが、金属のエツチングのために塩
素化プラズマを用いねばならないため汚染や腐食の危険
がある。
容積を減少し、位置決め公差だけが存続する。これは、
平らな複合構造金属−金属体をもたらす利点を有し、更
に、第１レベルにおける一方向のピラーの部分的な自己
位置合せを可能にするが、金属のエツチングのために塩
素化プラズマを用いねばならないため汚染や腐食の危険
がある。
本発明の目的は、より良い集積密度を得るために相互接
続部の容積を更に減少することにある。本発明で提案さ
れた方法では、金属化部レベル間の相互接続部を形成す
るのに唯一つの特別なリングラフ工程も必要ない。相互
接続部の擬似位置合せ（ｑｕａｓｉ ｓｅｌｆ−ａｌｉ
ｇｎｍｅｎｔ）は、幾つかの金属化部レベルにける集積
回路の形成のために現在用いられている技術（相互接続
部のレベルにおけるホールのエツチング、金属ピラーの
「リフトオフ」またはエツチング）に対して根本的な相
違をなす。
続部の容積を更に減少することにある。本発明で提案さ
れた方法では、金属化部レベル間の相互接続部を形成す
るのに唯一つの特別なリングラフ工程も必要ない。相互
接続部の擬似位置合せ（ｑｕａｓｉ ｓｅｌｆ−ａｌｉ
ｇｎｍｅｎｔ）は、幾つかの金属化部レベルにける集積
回路の形成のために現在用いられている技術（相互接続
部のレベルにおけるホールのエツチング、金属ピラーの
「リフトオフ」またはエツチング）に対して根本的な相
違をなす。
本発明の方法は、前記の第１金属化部レベルが得られる
最初の工程旦の後に、相互接続部のレベルにおける浮出
しの反転が、次の工程に従って等方性エツチング、犠牲
層による平面化およびこの犠牲層に対する異方性選択エ
ツチングによって得られることを可能にする。
最初の工程旦の後に、相互接続部のレベルにおける浮出
しの反転が、次の工程に従って等方性エツチング、犠牲
層による平面化およびこの犠牲層に対する異方性選択エ
ツチングによって得られることを可能にする。
ｂ 前記の金属化部レベルとその直ぐ上の金属化レベル
の間を分離する厚さｅ目の第１分離層のデポジション、 二 金属化部の交差部のレベルにおいて前記の第１層に
よる分離を確実ならしめるファントムマスクを形成する
厚さｅ１□の第２分離層のデポジション、 １− 第１分離層に対して選択的な前記第２分離層の分
離パターンのエツチング、 ヱ かくして得られた構造の、従来技術による犠牲層の
使用による平面化、 」 第２分離層のレベル化の前記の犠牲層のエツチング
、 差 前記の第１．第２分離層および犠牲層の夫々のエツ
チング速度Ｒ１，Ｒ２およびＲ３が、夫々、金属化部の
第１レベルにおけるマージングを可能にして、一方同時
に厚さｅｉ２を有する前記の第２分離層が部分的または
全面的に前記の工程で得られた構造の表面上でエッチさ
れ、前記の第１金属部レベルにおける浮出しくｒｅｌｉ
ｅｆ）と交差部の領域における浮出しの反転が犠牲層に
対する第１分離層の選択エツチングの結果生じ、このた
め第１金属化レベルにおける前記の第１分離層のエツチ
ングの自己位置合せが特定のフォトリングラフ工程なし
に保証されるようにするための、前記の工程で得られた
構造のエッチグ、 ｈ 通常の技法によるその直ぐ上にある金属化レベルの
形成。
の間を分離する厚さｅ目の第１分離層のデポジション、 二 金属化部の交差部のレベルにおいて前記の第１層に
よる分離を確実ならしめるファントムマスクを形成する
厚さｅ１□の第２分離層のデポジション、 １− 第１分離層に対して選択的な前記第２分離層の分
離パターンのエツチング、 ヱ かくして得られた構造の、従来技術による犠牲層の
使用による平面化、 」 第２分離層のレベル化の前記の犠牲層のエツチング
、 差 前記の第１．第２分離層および犠牲層の夫々のエツ
チング速度Ｒ１，Ｒ２およびＲ３が、夫々、金属化部の
第１レベルにおけるマージングを可能にして、一方同時
に厚さｅｉ２を有する前記の第２分離層が部分的または
全面的に前記の工程で得られた構造の表面上でエッチさ
れ、前記の第１金属部レベルにおける浮出しくｒｅｌｉ
ｅｆ）と交差部の領域における浮出しの反転が犠牲層に
対する第１分離層の選択エツチングの結果生じ、このた
め第１金属化レベルにおける前記の第１分離層のエツチ
ングの自己位置合せが特定のフォトリングラフ工程なし
に保証されるようにするための、前記の工程で得られた
構造のエッチグ、 ｈ 通常の技法によるその直ぐ上にある金属化レベルの
形成。
若し前記の第１金属化部レベルが、第２金属化部レベル
において同時に相互接続される異なる厚さ例えばｅｍ１
とｅ’ｍｌ （ｅ 、〈ｅ’ｓｌ）をもった素子より成
れば、前記の工程は、工程りはそのままで工程ｇの後に
次の補足工程を有する。
において同時に相互接続される異なる厚さ例えばｅｍ１
とｅ’ｍｌ （ｅ 、〈ｅ’ｓｌ）をもった素子より成
れば、前記の工程は、工程りはそのままで工程ｇの後に
次の補足工程を有する。
ｇ′ 厚さｅｍ１を有する金属化部レベルが得られる、
工程ｇの終わりで得られた浮出し構造への第３分離層の
デポジョン、 ｇ′ 第１分離層に対して選択的な前記第３分離層の分
離パターンに従ってエッチング、ｇ＃ 前記第１分離層
と第３分離層の夫々のエツチング速度Ｒ１とＲ３とが、
夫々、薄い方の厚さｅｍｌの金属化部素子上のマージン
グ（ｍｅｒｇｉｎｇ）を可能にし、一方間時に第３分離
層の厚さは前記の工程で得られた構造のたらいな表面上
で完全にエッチされ、大きな厚さｅｍｌの金属素子上方
の穴の壁の頂上から底迄厚さが増加して部分的にエッチ
される（「スペーサ」を用いた技術）ための、前記の工
程で得られた構造のエツチング。
工程ｇの終わりで得られた浮出し構造への第３分離層の
デポジョン、 ｇ′ 第１分離層に対して選択的な前記第３分離層の分
離パターンに従ってエッチング、ｇ＃ 前記第１分離層
と第３分離層の夫々のエツチング速度Ｒ１とＲ３とが、
夫々、薄い方の厚さｅｍｌの金属化部素子上のマージン
グ（ｍｅｒｇｉｎｇ）を可能にし、一方間時に第３分離
層の厚さは前記の工程で得られた構造のたらいな表面上
で完全にエッチされ、大きな厚さｅｍｌの金属素子上方
の穴の壁の頂上から底迄厚さが増加して部分的にエッチ
される（「スペーサ」を用いた技術）ための、前記の工
程で得られた構造のエツチング。
第１分離層は単一層（例えばシリカの）または多層（窒
化シリコン／シリカの）とすることができる。この層お
よび他の連続した層のデポジションは等方性で、就中気
相からの化学作用（ＣＶＤまたはＰＥＣＶＤ）によって
形成される。
化シリコン／シリカの）とすることができる。この層お
よび他の連続した層のデポジションは等方性で、就中気
相からの化学作用（ＣＶＤまたはＰＥＣＶＤ）によって
形成される。
分離層のもう一つのこのような分離層に対する選択エツ
チングは、イオンエツチング（ＲＩＥ弗素−酸素）によ
り得られる。犠牲層は樹脂またはポリイミドで形成され
る。
チングは、イオンエツチング（ＲＩＥ弗素−酸素）によ
り得られる。犠牲層は樹脂またはポリイミドで形成され
る。
エツチング条件は、一方では種々の金属と分離厚さとの
関係また他方では種々の誘電体分離材料の対応したエツ
チング速度によって与えられる。
関係また他方では種々の誘電体分離材料の対応したエツ
チング速度によって与えられる。
十分な厚さｅｉ２を選ぶことによって分離誘電材料の二
重層を維持することが可能となるが、これは、集積回路
の信頼性と効率を改良する。
重層を維持することが可能となるが、これは、集積回路
の信頼性と効率を改良する。
本発明を容易に実施することができるように、添付の図
面を参照して実施例によって更に詳しく説明する。
面を参照して実施例によって更に詳しく説明する。
第１図は上方金属化部レベルおよび下方金属化部レベル
２および１間の互に並んだ２つの相互接続パターン３−
３′の平面図を示す。
２および１間の互に並んだ２つの相互接続パターン３−
３′の平面図を示す。
金属化部レベルのピッチは、１つの金属ス） ＩＪツブ
から他方の金属ストリップへの対応した縁の間の距離ｍ
である。
から他方の金属ストリップへの対応した縁の間の距離ｍ
である。
相互接続部の容積は同様に１つのパターンから他方のパ
ターンへの２つの対応した縁間の距離Ｖで定義される。
ターンへの２つの対応した縁間の距離Ｖで定義される。
第２図は例えば第１図に示した相互接続部パターン３の
拡大図を示す。添えられたマスクのレベルで規定される
このパターンの容積は金属化および位置合せ誤差を避け
るためにエツチング法のスローピング（ｓｌｏｐｉｎｇ
） Ｂと位置決め公差Ｐを考慮に入れる。第２図におい
てａとｂは、夫々相互接続ホール４０１つの縁から前記
のマスクの縁迄の距離である。
拡大図を示す。添えられたマスクのレベルで規定される
このパターンの容積は金属化および位置合せ誤差を避け
るためにエツチング法のスローピング（ｓｌｏｐｉｎｇ
） Ｂと位置決め公差Ｐを考慮に入れる。第２図におい
てａとｂは、夫々相互接続ホール４０１つの縁から前記
のマスクの縁迄の距離である。
ホールを用いた技術ではａ＝Ｐおよびｂ＝Ｂ＋Ｐの関係
がある。
がある。
前記の技術よりも小さな容積を可能にするエツチングに
より形成されたピラーを用いた技術では、ａ＝ｂ＝Ｐの
関係がある。
より形成されたピラーを用いた技術では、ａ＝ｂ＝Ｐの
関係がある。
第３図は本発明の方法の技法の順序を示す。
ａに線図的に示した最初の工程ａの間に、第１金属化部
レベルが公知の技術（エツチングまたは「リフトオフ」
）によって基板上に得られる。厚さｅ＋ａｌを有するこ
の金属化部ＡとＢの２つの隣接したス） ＩＪツブが図
の紙面における断面で示されている。この第１金属化部
レベルをこのレベルの直ぐ上のレベルとの間にｂからｈ
迄の工程の順序に従うことによって本発明の方法によっ
てストリップＡ上の相互接続部とス）＋ＪツブＢ上方の
交差部が形成されることが示されている。
レベルが公知の技術（エツチングまたは「リフトオフ」
）によって基板上に得られる。厚さｅ＋ａｌを有するこ
の金属化部ＡとＢの２つの隣接したス） ＩＪツブが図
の紙面における断面で示されている。この第１金属化部
レベルをこのレベルの直ぐ上のレベルとの間にｂからｈ
迄の工程の順序に従うことによって本発明の方法によっ
てストリップＡ上の相互接続部とス）＋ＪツブＢ上方の
交差部が形成されることが示されている。
工程ｂ：厚さａｌｌを有する第１単一絶縁層（シリカ）
または２重層（窒化珪素／シリカ）のデポジション。こ
の第１層は金属化部間の分離を形成する。
または２重層（窒化珪素／シリカ）のデポジション。こ
の第１層は金属化部間の分離を形成する。
工程Ｃ：交差部レベルにおける第１分離層による分離を
確実にする厚さｅｉ□の薄い第２分離層のデポジション
。かくして形成されたデポジションは等方性で、気相か
らの化学作用で得られる（ＣＶＤまたはＰＥＣＶＤ）。
確実にする厚さｅｉ□の薄い第２分離層のデポジション
。かくして形成されたデポジションは等方性で、気相か
らの化学作用で得られる（ＣＶＤまたはＰＥＣＶＤ）。
工程ｄ：絶縁パターンのリングラフによる形成と第１層
に対する第２層のこのパターンに従った選択エツチング
。
に対する第２層のこのパターンに従った選択エツチング
。
工程ｅ：かくして得られた構造の、樹脂またはポリイミ
ドの犠牲層（ｓａｃｒｉｆｉｃｉａｌ １ａｙｅｒ）Ｃ
，を用いることによる平面化。
ドの犠牲層（ｓａｃｒｉｆｉｃｉａｌ １ａｙｅｒ）Ｃ
，を用いることによる平面化。
工程３Ｌ：厚さｅｌｌとｅ１□を有する第１分離層と第
２分離層および犠牲層の夫々のエツチング速度Ｒｌ＋Ｉ
ｔ２． Ｒ３が金属ストリップＡの面上をマージさせ、
一方これと同時に厚さｅ１２を有する第２分離層が金属
ストリップＢ上方の平らな面上で部分的または全面的に
エッチされるための、前記の工程で得られた構造のエツ
チング。
２分離層および犠牲層の夫々のエツチング速度Ｒｌ＋Ｉ
ｔ２． Ｒ３が金属ストリップＡの面上をマージさせ、
一方これと同時に厚さｅ１２を有する第２分離層が金属
ストリップＢ上方の平らな面上で部分的または全面的に
エッチされるための、前記の工程で得られた構造のエツ
チング。
前記のエツチング工程は、例えば、次のうよなエツチン
グ速度と誘電体の厚さとの関係によって与えられる。
グ速度と誘電体の厚さとの関係によって与えられる。
工程ｈ：特に前記の２つのレベル間の相互接続部および
交差部を形成するための、その直ぐ上の厚さ０．２を有
する金属部レベルの通常の技術による形成。
交差部を形成するための、その直ぐ上の厚さ０．２を有
する金属部レベルの通常の技術による形成。
第１金属化部レベルにおける第１分離層の自己位置合せ
特性は、第１金属化部レベルの浮出しおよび選択エツチ
ングによるこの浮出しの反転により生じる。したがって
フォトリソグラフ工程は除外される。
特性は、第１金属化部レベルの浮出しおよび選択エツチ
ングによるこの浮出しの反転により生じる。したがって
フォトリソグラフ工程は除外される。
中間接続点くホールまたはピラー）の形成を分離された
帯域の形成に替えるこにより、集積密度を著しく増すこ
とができる。これ等の帯域は実際に再配置することがで
き、遥かに臨界的でない得られれたパターンは、設計に
何等の制限を課さない。
帯域の形成に替えるこにより、集積密度を著しく増すこ
とができる。これ等の帯域は実際に再配置することがで
き、遥かに臨界的でない得られれたパターンは、設計に
何等の制限を課さない。
第４図によって、平面図で示した２つのレベル１と２間
の交差部（ａ＋、ａ２） と相互接続部（ｂ＋、ｂｉ）
に対する従来技術によるもの（ａ＋、ｂ＋）と本発明の
擬似自己位置合せ技術によるもの（ａ２． ｂ２）の集
積密度をくらべることができる。この図のダイヤグラム
ａ２には「ファントム（ｐｈａｎｔｏｍ） Ｊ分離マ
スク５が破線で示されている。
の交差部（ａ＋、ａ２） と相互接続部（ｂ＋、ｂｉ）
に対する従来技術によるもの（ａ＋、ｂ＋）と本発明の
擬似自己位置合せ技術によるもの（ａ２． ｂ２）の集
積密度をくらべることができる。この図のダイヤグラム
ａ２には「ファントム（ｐｈａｎｔｏｍ） Ｊ分離マ
スク５が破線で示されている。
金属化部レベルのピッチｍは従来のまますなわちｍ＝２
μｍで、これは金属ストリップ間の１μｍの間隔である
。
μｍで、これは金属ストリップ間の１μｍの間隔である
。
相互接続部の容積Ｖは３μｍすなわち、例えば１μｍの
ホール、０．５ μｍの公差および１μｍの間隔である
。
ホール、０．５ μｍの公差および１μｍの間隔である
。
第４図のダイヤグラムｂ１とｂ２をくらべると、本発明
の方法により形成された相互接続部パターンは従来技術
によるパターンで占められる表面の２０％得することが
できることがわかる。この容積の減少は、パターンふよ
び利用可能な設計の規範によって決まる。これは、位置
合せ公差が大きいのでそれだけ重要である。したがって
、選ばれた実施例に対する実際的な可能性の限度での規
範の選択を考慮に入れれば、前記の数は最小である。
の方法により形成された相互接続部パターンは従来技術
によるパターンで占められる表面の２０％得することが
できることがわかる。この容積の減少は、パターンふよ
び利用可能な設計の規範によって決まる。これは、位置
合せ公差が大きいのでそれだけ重要である。したがって
、選ばれた実施例に対する実際的な可能性の限度での規
範の選択を考慮に入れれば、前記の数は最小である。
したがって、本発明の相互接続技術は集積容量を増加さ
せることができる。さもなければ、第２分離層の厚さが
十分な時に得られる２重層を有する誘電体が効率および
信頼性をきたす。
せることができる。さもなければ、第２分離層の厚さが
十分な時に得られる２重層を有する誘電体が効率および
信頼性をきたす。
第１レベルの金属化部の厚さが異なる場合には、「スペ
ーサ」を用いる技術（工程工ｇ−の終わりで得られた浮
出し上への誘電体のデポジションで、この誘電体のエツ
チング工程を伴う）を用いると第３図の線図ｇに点線で
示した構造となる。この結果２つの顕著な利点が生じる
。すなわち、工程の経過のより良い制御、および異なる
高さにある第１金属化部レベルのパターン上の同時のマ
ージングの可能性である。前記の「スペーサ」は１、一
番低い高さのパターン上のマージングを可能にするオー
バーエツチングの間に丁度エッチされるように選ぶこと
ができる。
ーサ」を用いる技術（工程工ｇ−の終わりで得られた浮
出し上への誘電体のデポジションで、この誘電体のエツ
チング工程を伴う）を用いると第３図の線図ｇに点線で
示した構造となる。この結果２つの顕著な利点が生じる
。すなわち、工程の経過のより良い制御、および異なる
高さにある第１金属化部レベルのパターン上の同時のマ
ージングの可能性である。前記の「スペーサ」は１、一
番低い高さのパターン上のマージングを可能にするオー
バーエツチングの間に丁度エッチされるように選ぶこと
ができる。
第１図は金属化部と相′互接続部に対する容量寸法の定
義を示す路線図、 第２図は相互接続部の容積に関連したパラメータの定義
を示す路線図、 第３図のａからｈは本発明方法の各工程における集積回
路の一部の略断面図、 第４図は２つの金属化部の間の相互接続部と交差部に対
する従来技術と本発明方法による２〜３の金属化パター
ンについての集積容量の比較を示す路線図である。 １・・・下方金属化部レベル ２・・・上方金属化部レベル ３．３′・・・相互接続部パターン ４・・・接続ホール ５・・・ファントム分離マスク Ａ、 Ｂ・・・金属化部 Ｃｓ・・・犠牲層 ｅｓｌ＋ ｅ＋％２・・・金属化部の厚さｅｊ＋・・
・第１分離層の厚さ ｅ１２・・・第２分離層の厚さ 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン 嗜−一− （コ ロー
義を示す路線図、 第２図は相互接続部の容積に関連したパラメータの定義
を示す路線図、 第３図のａからｈは本発明方法の各工程における集積回
路の一部の略断面図、 第４図は２つの金属化部の間の相互接続部と交差部に対
する従来技術と本発明方法による２〜３の金属化パター
ンについての集積容量の比較を示す路線図である。 １・・・下方金属化部レベル ２・・・上方金属化部レベル ３．３′・・・相互接続部パターン ４・・・接続ホール ５・・・ファントム分離マスク Ａ、 Ｂ・・・金属化部 Ｃｓ・・・犠牲層 ｅｓｌ＋ ｅ＋％２・・・金属化部の厚さｅｊ＋・・
・第１分離層の厚さ ｅ１２・・・第２分離層の厚さ 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン 嗜−一− （コ ロー
Claims (1)
- 【特許請求の範囲】 １、最初の工程￥ａ￥間に、一般に用いられるエッチン
グまたはリフトオフによって基板上に厚さｅ＿ｍ＿１の
第１金属化部レベルが形成されるようにした、集積回路
の金属化物レベル間に相互接続部と交差部を形成する方
法において、前記の第１金属化部レベルが得られる最初
の工程￥ａ￥の後に、相互接続部のレベルにおける浮出
しの反転が、次の工程に従って等方性エッチング、犠牲
層による平面化およびこの犠牲層に対する異方性選択エ
ッチングによって得られることを特徴とする集積回路の
金属化部レベル間に相互接続部および交差部を形成する
方法。 ￥ｂ￥ 前記の金属化部レベルとその直ぐ上の金属化レ
ベルの間を分離する厚さｅ＿ｉ＿１の第１分離層のデポ
ジション、 ￥ｃ￥ 金属化部の交差部のレベルにおいて前記の第１
層による分離を確実ならしめるファントムマスクを形成
する厚さｅ＿ｉ＿２の第２分離層のデポジション、 ￥ｄ￥ 第１分離層に対して選択的な前記第２分離層の
分離パターンのエッチング、 ￥ｅ￥ かくして得られた構造の、従来技術による犠牲
層の使用による平面化、 ￥ｆ￥ 第２分離層のレベル迄の前記の犠牲層のエッチ
ング、 ￥ｇ￥ 前記の第１、第２分離層および犠牲層の夫々の
エッチング速度Ｒ＿１、Ｒ＿２およびＲ＿３が、夫々、
金属化部の第１レベルにおけるマージングを可能にして
、一方同時に厚さｅ＿ｉ＿２を有する前記の第２分離層
が部分的または全面的に前記の工程で得られた構造の表
面上でエッチされ、前記の第１金属化部レベルにおける
浮出しと交差部の領域における浮出しの反転が犠牲層に
対する第１分離層の選択エッチングの結果生じ、このた
め第１金属化レベルにおける前記の第１分離層のエッチ
ングの自己位置合せが特定のフォトリソグラフ工程なし
に保証されるようにするための、前記の工程で得られた
構造のエッチグ、 ￥ｈ￥ 通常の技法によるその直ぐ上にある金属化レベ
ルの形成。 ２、金属化レベルが異なる例えばｅ＿ｍ＿１とｅ′＿ｍ
＿１（ｅ′＿ｍ＿１＜ｅ＿ｍ＿１）を有する場合工程ｈ
はそのままで工程ｇの後に次の補足工程を有する特許請
求の範囲第１項記載の方法。 ｇ′厚さｅ＿ｍ＿１を有する金属化部レベルが得られる
、工程ｇの終わりで得られた浮出し構造への第３分離層
のデポジヨン、 ｇ″第１分離層に対して選択的な前記第３分離層の分離
パターンに従ってエッチング、 ｇ″前記第１分離層と第３分離層の夫々のエッチング速
度Ｒ＿１とＲ＿３とが、夫々、薄い方の厚さｅ′＿ｍ＿
１の金属化部素子上のマージングを可能にし、一方同時
に第３分離層の厚さは前記の工程で得られた構造の平ら
な表面上で完全にエッチされ、大きな厚さｅ＿ｍ＿１の
金属素子上方の穴の壁の頂上から底迄厚さが増加して部
分的にエッチされる（「スペーサ」を用いた技術）ため
の、前記の工程で得られた構造のエッチング。 ３、前記の第１分離層は例えばシリカの単一層または例
えば窒化珪素／酸化珪素の２重層である特許請求の範囲
第１項または第２項記載の方法。 ４、前記の分離層のデポジョンは等方性で、例えば気相
からの化学反応（ＣＶＤまたはＰＥＣＶＤ）により得ら
れる特許請求の範囲第１項または第２項記載の方法。 ５、分離層のもう一方のこのような層に対する選択エッ
チングは例えばイオンエッチング（ＲＩＥ弗素−酸素）
によって得られる特許請求の範囲第１項または第２項記
載の方法。６、前記の犠牲層は例えば樹脂またはポリイ
ミドによって構成される特許請求の範囲第１項または第
２項記載の方法。 ７、エッチング条件は、一方においては種々の金属と分
離厚さ間の関係によってまた他方においては種々の誘電
性分離材料における対応したエッチング速度によって与
えられる特許請求の範囲第１項または第２項記載の方法
。 ８、十分な厚さｅ＿ｉ＿２を選ぶことによって、集積回
路の信頼性と効率を改良する分離誘電材料の２重層を維
持することを可能にする特許請求の範囲第１項または第
２項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8618048 | 1986-12-23 | ||
| FR8618048A FR2608839B1 (fr) | 1986-12-23 | 1986-12-23 | Procede de realisation d'interconnexions et de croisements entre niveaux de metallisation d'un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168035A true JPS63168035A (ja) | 1988-07-12 |
| JP2730724B2 JP2730724B2 (ja) | 1998-03-25 |
Family
ID=9342210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323022A Expired - Lifetime JP2730724B2 (ja) | 1986-12-23 | 1987-12-22 | 集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4803177A (ja) |
| EP (1) | EP0275595B1 (ja) |
| JP (1) | JP2730724B2 (ja) |
| KR (1) | KR880008419A (ja) |
| DE (1) | DE3784902T2 (ja) |
| FR (1) | FR2608839B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303488B1 (en) | 1997-02-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed |
| US6060393A (en) * | 1997-12-18 | 2000-05-09 | Advanced Micro Devices, Inc. | Deposition control of stop layer and dielectric layer for use in the formation of local interconnects |
| US5946592A (en) * | 1998-03-19 | 1999-08-31 | Winbond Electronics, Corp. | Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein |
| US6495468B2 (en) | 1998-12-22 | 2002-12-17 | Micron Technology, Inc. | Laser ablative removal of photoresist |
| US10879108B2 (en) * | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0057738B1 (de) * | 1981-02-07 | 1986-10-15 | Ibm Deutschland Gmbh | Verfahren zum Herstellen und Füllen von Löchern in einer auf einem Substrat aufliegenden Schicht |
| JPS57170551A (en) * | 1981-04-14 | 1982-10-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58142546A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Denshi Ltd | 多層配線の形成方法 |
| FR2525389A1 (fr) * | 1982-04-14 | 1983-10-21 | Commissariat Energie Atomique | Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| FR2537779B1 (fr) * | 1982-12-10 | 1986-03-14 | Commissariat Energie Atomique | Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre |
| JPS59181017A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4515652A (en) * | 1984-03-20 | 1985-05-07 | Harris Corporation | Plasma sculpturing with a non-planar sacrificial layer |
| US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| US4568410A (en) * | 1984-12-20 | 1986-02-04 | Motorola, Inc. | Selective plasma etching of silicon nitride in the presence of silicon oxide |
| JPS61164242A (ja) * | 1985-01-17 | 1986-07-24 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61237450A (ja) * | 1985-04-12 | 1986-10-22 | Sharp Corp | 半導体装置の製造方法 |
| US4689113A (en) * | 1986-03-21 | 1987-08-25 | International Business Machines Corporation | Process for forming planar chip-level wiring |
-
1986
- 1986-12-23 FR FR8618048A patent/FR2608839B1/fr not_active Expired
-
1987
- 1987-12-16 EP EP87202546A patent/EP0275595B1/fr not_active Expired - Lifetime
- 1987-12-16 DE DE8787202546T patent/DE3784902T2/de not_active Expired - Fee Related
- 1987-12-21 US US07/135,879 patent/US4803177A/en not_active Expired - Fee Related
- 1987-12-22 JP JP62323022A patent/JP2730724B2/ja not_active Expired - Lifetime
- 1987-12-23 KR KR870014794A patent/KR880008419A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3784902D1 (de) | 1993-04-22 |
| DE3784902T2 (de) | 1993-09-09 |
| FR2608839B1 (fr) | 1989-04-21 |
| FR2608839A1 (fr) | 1988-06-24 |
| KR880008419A (ko) | 1988-08-31 |
| JP2730724B2 (ja) | 1998-03-25 |
| US4803177A (en) | 1989-02-07 |
| EP0275595B1 (fr) | 1993-03-17 |
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