JP2730724B2 - 集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法 - Google Patents
集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法Info
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Links
- 238000001465 metallisation Methods 0.000 title claims description 114
- 238000000034 method Methods 0.000 title claims description 55
- 239000010410 layer Substances 0.000 claims description 287
- 238000000926 separation method Methods 0.000 claims description 74
- 238000005530 etching Methods 0.000 claims description 69
- 238000002955 isolation Methods 0.000 claims description 52
- 238000000151 deposition Methods 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 2
- 238000000992 sputter etching Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
- UOBPHQJGWSVXFS-UHFFFAOYSA-N [O].[F] Chemical compound [O].[F] UOBPHQJGWSVXFS-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】
本発明は、最初の工程ａの間に、一般に用いられるエ
ッチングまたはリフトオフによって基板上に第１の高さ
の金属化層が形成されるようにした、集積回路の金属化
部レベル間に相互接続部と交差部を形成する方法に関す
るものである。 このような集積回路は、金属化部パターンを経て互に
接続された素子のアセンブリより成る。これ等の素子は
回路の重要な部分を占める。したがって、集積密度の増
加は、分離材料の層で互に分離され且つ精密なパターン
に従って互に接続された幾つかの異なる高さの金属化層
（典型的には２つか３つ）を用いることによって得られ
る。 このような多層（導体／分離体）を形成するのに要す
る技法の全体は高い効率および高い集積密度を可能とす
るものでなければならない。後者は２つの重要なパラメ
ータを出現させる。すなわち金属化層の間のピッチと２
つの高さの間にある相互接続部間のピッチである。前者
は、金属化層を形成する技術（エッチングまたはリフト
オフ（lift−off）によって固定される。後者は相互接
続技術によって決り、従来技術では限度があることがわ
かった。 ２つの重要な相互連結技法が現在使用されている。す
なわち凹部を用いる技法とピラーを用いる技法である。 凹部を用いる技法による相互接続方法は、この技法の
工程順の間に３つのリソグラフ工程を含む。すなわち、
第１の高さの金属化層を形成するための第１工程、相互
接続凹部をエッチするための第２工程および第２の高さ
の金属化層を形成するための第３工程である。 この技法によって課せられる制限は次の通りである。 誘電体中にエッチされた凹部の輪郭は、各工程にわた
る問題（第２の高さの薄化（thinning）または不連続）
を避けるために調節可能な勾配をもたねばならない。
「スペーサ」を用いる技法を採用した方法はゆるやかな
輪郭を得るのに用いることができる。凹部をエッチング
する工程の精密度（resloution）は反応性イオンエッチ
ング（異方性法）および輪郭を調節する特定の技法の使
用によって改良される。 相互接続部のピッチは、垂直方向にエッチするエッチ
ングにより生じるエッチング壁面の傾斜と位置決め公差
とが考慮に入れられる。 現在用いられている誘電体はシリカである。同じ考え
か他のタイプの分離体に当嵌まる。 この技法に従って形成方法はやはりリソグラフ工程を
用いる、第１は、多層構造の形における第１の高さの金
属化層の形成の間、第２は、エッチング工程におけるブ
ロッキング層迄の金属ピラーの形成の間、第３は、高さ
間の分離誘電体の堆積および前記のピラー迄露出するた
めの犠牲層の使用による前記の誘電体の平面化後の第２
の高さの金属化層の形成の間である。 最も関係のある従来技術を構成するこの方法の変形
（米国特許明細書第4,541,169号）では、第１金属化部
レベルの形成は単一の金属層により行われ、ピラーの形
成は「リフトオフ」により得られる。 ピラーをエッチングにより形成する従来の技法は相互
接続部のピッチを減少する、すなわち位置決め公差の問
題だけが残る。この技法は、平らな複合構造金属−金属
体をもたらす利点を有し、更に、第１レベルにおける一
方向のピラーの部分的な自己位置合せを可能にするが、
金属のエッチングのために塩素化プラズマを用いねばな
らないため汚染や腐食の危険がある。 本発明の目的は、より良い集積密度を得るために相互
接続部のピッチを更に減少することにある。本発明で提
案された方法では、異なる高さの金属化層間の相互接続
部を形成するのに唯一つの特別なリソグラフ工程も必要
ない。相互接続部の擬似位置合せ（quasi self−align
ment）は、幾つかの異なる高さの金属化層における集積
回路の形成のために現在用いられている技術（相互接続
部の高さにおける凹部のエッチング、金属ピラーの「リ
フトオフ」またはエッチング）に対して根本的な相違を
なす。 本発明の方法は、前記の第１の高さの金属化層か得ら
れる最初の工程ａの後に、相互接続部の領域において凸
部であった部分の凹部への形成、次の工程に従って等方
性エッチング、犠牲層による平面化およびこの犠牲層に
対する異方性選択エッチングによって得られることを特
徴とする。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するための厚さei1
を有する、その時点ではその上表面が第１の高さの金属
化層と事実上同じ凸部を有する第１分離層（11）を堆積
する工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の公差部の領域
にのみ残すエッチングパターンに従って第２分離層をエ
ッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの金属化層の表面迄
選択的にエッチングし、一方交差部の領域では、第１分
離層のエッチングが阻止されるように第２分離層を部分
的或は全面的にエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 若し、最初の工程ａの間に、一般に用いられるエッチ
ングまたはリフトオフによって基板上に第１の高さの金
属化層が形成されるようにした、集積回路の異なる高さ
の金属化層間に相互接続部と交差部を形成し、前記の第
１の高さの金属化層が得られる最初の工程ａの後に、相
互接続部の領域において凸部であった部分を凹部に形成
するようにした方法において、第１の高さの金属化層
が、更に、厚さem1の金属化層と同時に第２の高さの金
属化層と相互接続されるem1よりも薄い厚さｅ′m1の金
属化層を有する場合には次の工程に従って集積回路の異
なる高さの金属化層間に相互接続部および交差部を形成
する。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するため厚さei1を
有する、その時点ではその上表面が第１の高さの金属化
層と事実上同じ凸部を有する第１分離層（11）を堆積す
る工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の交差部の領域
及び厚さｅ′m1の金属化層上の領域にのみ残すエッチン
グパターンに従って第２分離層をエッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｆ）前記の第２分離層の上表面の高さ迄犠牲層をエッチ
ングする工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの厚さem1の金属化
層の表面迄選択的にエッチングし、一方交差部の領域及
び厚さｅ′m1の金属化層上の領域では、第１分離層のエ
ッチングが阻止されるように第２分離層を部分的或は全
面的にエッチングする工程。 ｇ′）厚さem1を有する第１の高さの金属化層（Ａ）の
上表面が露出された前記の工程ｇで得られた構造の上表
面に第３分離層（15）を堆積し、次いでこの第３分離層
上に、厚さｅ′m1を有する第１の高さの金属化層
（Ａ′）の相互接続分離層の領域に孔（20）を形成する
分離パターンを形成するために前記の第３分離層上にマ
スクを形成する工程。 ｇ″）金属化層（Ａ′）の相互接続部の領域における第
３分離層に孔（16）を形成するために、第１分離層（1
1）の上表面が露出される迄第３分離層（15）を前記の
分離パターンに従って第１分離層に対して選択的にエッ
チングし、次いで前記のマスクを除去する工程。 ｇ）金属化層（Ａ）上方の孔の壁が頂上から底迄厚さ
が増加されることを除いて、第３分離層（15）が全面的
にエッチングされると同時に薄い厚さｅ′m1を有する金
属化層（Ａ′）の上表面が露出されるように、第３分離
層（15）のエッチング速度よりも速いエッチング速度で
の第３分離層（15）の孔（16）を経て第１分離層（11）
をエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 第１分離層は単一層（例えばシリカの）または多層
（窒化シリコン／シリカの）とすることができる。この
層および他の連続した層の堆積は等方性で、就中気相か
らの化学作用（CVDまたはPECVD）によって形成される。 もう一つのこのような分離層に対する選択エッチング
は、イオンエッチング（RIE弗素−酸素）により得られ
る。犠牲層は樹脂またはポリイミドで形成される。 エッチング条件は、一方では種々の金属と分離厚さと
の関係また他方では種々の誘電体分離材料の対応したエ
ッチング速度によって与えられる。 第２分離層の厚さei2は、交差部において第１分離層
が、異なる高さの金属化層間を分離するのに十分な厚さ
を維持するような厚さに設定される。 本発明を容易に実施することができるように、添付の
図面を参照して実施例によって更に詳しく説明する。 第１図は上方の第２の高さの金属化層２および下方の
第１の高さの金属化層１間の互に並んだ２つの相互接続
部のパターン３−３′の平面図を示す。 金属化層のピッチは、同じレベルにある１つのストリ
ップ状の金属化部と隣接する他のストリップ状の金属化
部との対応した縁の間の距離ｍである。 相互接続部のピッチは同様に１つの相互接続部と隣接
した他の相互接続部との対応した縁間の距離Ｖで定義さ
れる。 第２図は例えば第１図に示した相互接続部パターン３
の拡大図を示す。金属化および位置合せ誤差を避けるた
めに、添えられたマスクで形成されるこの相互接続部の
ピッチは、エッチングによる壁部の傾斜Ｂと位置決め公
差Ｐが考慮に入れられる。第２図においてａとｂは、夫
々相互接続凹部４の１つの縁から前記のマスクの縁迄の
距離である。 凹部を用いた技術ではａ＝Ｐおよびｂ＝Ｂ＋Ｐの関係
がある。 前記の技術よりも小さなピッチを可能にするエッチン
グにより形成されたピラーを用いた技術では、ａ＝ｂ＝
Ｐの関係がある。 第３図は本発明の方法の技法の順序を示す。 ａに線図的に示した最初の工程ａの間に、第１の高さ
の金属化層が公知の技術（エッチングまたは「リフトオ
フ」）によって基板Ｓ上に得られる。厚さem1を有する
２つの隣接したストリップ状の金属化層ＡとＢが図の紙
面における断面で示されている。この第１の高さの金属
化層をその直ぐ上の第２の高さの金属化層との間にｂか
らｈ迄の工程の順序に従うことによって本発明の方法に
よりストリップ状の金属化層Ａ上の相互接続部とストリ
ップ状の金属化層素子Ｂ上方の交差部が形成される。 工程b:厚さei1を有する第１の高さの単一分離層（シリ
カ）または２重分離層（窒化珪素／シリカ）の堆積。こ
の第１分離層は金属化層間の分離を形成し、金属化層Ａ
とＢの厚さem1のために、第１分離層の上面には、これ
等金属化部の上方に凸部が形成される。 工程c:交差部における第１分離層による分離を確実にす
る厚さei2の薄い第２分離層の堆積。このように形成さ
れる堆積は等方性で、気相からの化学作用で得られる
（CVDまたはPECVD）。 工程d:金属化層Ｂ上の第２分離層を保護するマスクを用
いた第２分離層のエッチング。 工程e:かくして得られた構造の、樹脂またはポリイミド
の犠牲層（sacrificial layer）Csを用いることによる
平面化。 工程f:第２分離層の高さ迄の前記の犠牲層Csをエッチン
グ。このエッチングにより、第２分離層の残留部分12b
の両側に犠牲層の部分14bが残る。金属化層Ａの上の残
留部分14aは、金属化層Ａ上方の凸部のために他の残留
部分14bよりも薄い。 工程g:犠牲層Csの残留部分14a,14bのエッチングと共に
第２分離層12の残留部分12bものエッチング。金属化層
Ａ上の犠牲層Csの残留部分14aは他の残留部分14bよりも
薄いので、残留部分14aは他の残留部分14bよりも早くエ
ッチされる。 その結果、金属化層Ａ上の第１分離層は早く露出さ
れ、金属化層Ｂ上方の部分は保護されている。したがっ
て、第２分離層12、犠牲層Cs、第１分離層のエッチング
速度R1．Rs．R2を選択することによって、通過孔を層11
を通って金属化層Ａの上面迄迅速にエッチし、一方金属
化層Ｂ上方の第１分離層11は事実上エッチされない。 通過孔が金属化層Ａの上面迄エッチされると、はじめ
はこの金属化層Ａ上方に形成されていた凸部は今は逆に
第１分離層を貫通する凹入部となる。 前記のエッチング工程は、例えば、次のようなエッチ
ング速度と誘電体の厚さとの関係によって与えられる。 工程h:2つの異なる高さにある金属化層間の相互接続部
および交差部を形成するための、その直ぐ上の厚さem2
を有する金属部層の通常の技術による形成。 上述したように、犠牲層Csの残留部分14aが他の残留
部分よりも薄く、金属化層Ａ上方の第１分離層11の上面
が一旦露出されると、この層は、第１分離層11、第２分
離層12及び犠牲層Csに対するエッチング速度の適当な選
択により金属化層Ａ上方で迅速にエッチされる。したが
って、金属化層Ａ上の第１分離層11に凸部を形成し、平
らな犠牲層とこの犠牲層と第１分離層に対する選択され
たエッチング速度を用いるだけで、第１分離層を貫通し
て金属化層Ａの上面迄エッチされた凹部とこの金属化層
との位置合わせが自動的に行われる。したがってフォト
リソグラフ工程は除外される。 中間接続点（凹部またはピラー）を形成する代わりに
分離と犠牲層を用いることにより、集積密度を著しく増
すことができる。これ等の層は実際に配置替えすること
ができ、遥かに臨界的でない得られれたパターンは、設
計に何等の制限を課さない。 第４図によって、平面図で示した２つの異なる高さの
金属化層１と２間の交差部（a1，a2）と相互接続部
（b1．b2）に対する従来技術によるもの（a1，b1）と本
発明の擬似自己位置合せ技術によるもの（a2，b2）の集
積密度をくらべることができる。この図のダイヤグラム
a2には分離マスク５が破線で示されている。 金属化部レベルのピッチｍは従来のまますなわちｍ＝
２μｍで、これは金属ストリップ間の１μｍの間隔であ
る。 相互接続部のピッチＶは３μｍすなわち、例えば１μ
ｍのホール、0.5μｍの公差および１μｍの間隔であ
る。 第４図のダイヤグラムb1とb2をくらべると、本発明の
方法により形成された相互接続部パターンは従来技術に
よるパターンで占められる表面の20％得することができ
ることがわかる。このピッチの減少は、パターンおよび
利用可能て設計の規範によって決まる。これは、位置合
せ公差が大きいのでそれだけ重要である。したがって、
選ばれた実施例に対する実際的な可能性の限度での規範
の選択を考慮に入れれば、前記の数は最小である。 したがって、本発明の相互接続技術は集積容量を増加
させることができる。さもなければ、第２分離層の厚さ
が十分な時に得られる２重層を有する誘電体が効率およ
び信頼性をきたす。 第１の高さにある金属化層が、更に、第２の高さの金
属化層と同時に相互接続されるem1よりも薄い厚さｅ′
m1の金属化層を有する場合には、前述した工程ｇと工程
ｈの間に図面に略断面図で示した工程ｇ′,g″およびｇ
が補足される。先ず最初の工程ａの間に厚さem1の金
属化層A,Bと、これよりも薄い厚さｅ′m1の金属化層
Ａ′が一般に用いられるエッチングまたはリフトオフに
よって基板Ｓ上に形成される（第5a図）。前述した工程
b,c,d,e,f,gの結果第5b図に示した構造が得られる（工
程ｇ）。次いで第5c図に示したように第３分離層15がそ
の表面に堆積され、第３分離層15の上に、前記の金属化
層Ａ′に関する相互接続部の領域に孔20を有するマスク
19が形成される（工程ｇ′）。次いで、第5d図に示した
ように、薄い厚さｅ′m1を有する金属化層Ａ′に関する
相互接続部の領域において第３分離層15に孔16が形成さ
れ、次いで前記のマスクが除去される（工程ｇ″）。次
いで、第5e図に示したように、第３分離層が除去される
と同時に金属化層Ａ′迄孔17が形成され、この場合、エ
ッチングが垂直に行われるスペースのあらゆる方向に均
等ではないので、露出されている厚さem1の金属化層上
方の孔の壁18は頂上から底の方に厚さを増す。
ッチングまたはリフトオフによって基板上に第１の高さ
の金属化層が形成されるようにした、集積回路の金属化
部レベル間に相互接続部と交差部を形成する方法に関す
るものである。 このような集積回路は、金属化部パターンを経て互に
接続された素子のアセンブリより成る。これ等の素子は
回路の重要な部分を占める。したがって、集積密度の増
加は、分離材料の層で互に分離され且つ精密なパターン
に従って互に接続された幾つかの異なる高さの金属化層
（典型的には２つか３つ）を用いることによって得られ
る。 このような多層（導体／分離体）を形成するのに要す
る技法の全体は高い効率および高い集積密度を可能とす
るものでなければならない。後者は２つの重要なパラメ
ータを出現させる。すなわち金属化層の間のピッチと２
つの高さの間にある相互接続部間のピッチである。前者
は、金属化層を形成する技術（エッチングまたはリフト
オフ（lift−off）によって固定される。後者は相互接
続技術によって決り、従来技術では限度があることがわ
かった。 ２つの重要な相互連結技法が現在使用されている。す
なわち凹部を用いる技法とピラーを用いる技法である。 凹部を用いる技法による相互接続方法は、この技法の
工程順の間に３つのリソグラフ工程を含む。すなわち、
第１の高さの金属化層を形成するための第１工程、相互
接続凹部をエッチするための第２工程および第２の高さ
の金属化層を形成するための第３工程である。 この技法によって課せられる制限は次の通りである。 誘電体中にエッチされた凹部の輪郭は、各工程にわた
る問題（第２の高さの薄化（thinning）または不連続）
を避けるために調節可能な勾配をもたねばならない。
「スペーサ」を用いる技法を採用した方法はゆるやかな
輪郭を得るのに用いることができる。凹部をエッチング
する工程の精密度（resloution）は反応性イオンエッチ
ング（異方性法）および輪郭を調節する特定の技法の使
用によって改良される。 相互接続部のピッチは、垂直方向にエッチするエッチ
ングにより生じるエッチング壁面の傾斜と位置決め公差
とが考慮に入れられる。 現在用いられている誘電体はシリカである。同じ考え
か他のタイプの分離体に当嵌まる。 この技法に従って形成方法はやはりリソグラフ工程を
用いる、第１は、多層構造の形における第１の高さの金
属化層の形成の間、第２は、エッチング工程におけるブ
ロッキング層迄の金属ピラーの形成の間、第３は、高さ
間の分離誘電体の堆積および前記のピラー迄露出するた
めの犠牲層の使用による前記の誘電体の平面化後の第２
の高さの金属化層の形成の間である。 最も関係のある従来技術を構成するこの方法の変形
（米国特許明細書第4,541,169号）では、第１金属化部
レベルの形成は単一の金属層により行われ、ピラーの形
成は「リフトオフ」により得られる。 ピラーをエッチングにより形成する従来の技法は相互
接続部のピッチを減少する、すなわち位置決め公差の問
題だけが残る。この技法は、平らな複合構造金属−金属
体をもたらす利点を有し、更に、第１レベルにおける一
方向のピラーの部分的な自己位置合せを可能にするが、
金属のエッチングのために塩素化プラズマを用いねばな
らないため汚染や腐食の危険がある。 本発明の目的は、より良い集積密度を得るために相互
接続部のピッチを更に減少することにある。本発明で提
案された方法では、異なる高さの金属化層間の相互接続
部を形成するのに唯一つの特別なリソグラフ工程も必要
ない。相互接続部の擬似位置合せ（quasi self−align
ment）は、幾つかの異なる高さの金属化層における集積
回路の形成のために現在用いられている技術（相互接続
部の高さにおける凹部のエッチング、金属ピラーの「リ
フトオフ」またはエッチング）に対して根本的な相違を
なす。 本発明の方法は、前記の第１の高さの金属化層か得ら
れる最初の工程ａの後に、相互接続部の領域において凸
部であった部分の凹部への形成、次の工程に従って等方
性エッチング、犠牲層による平面化およびこの犠牲層に
対する異方性選択エッチングによって得られることを特
徴とする。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するための厚さei1
を有する、その時点ではその上表面が第１の高さの金属
化層と事実上同じ凸部を有する第１分離層（11）を堆積
する工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の公差部の領域
にのみ残すエッチングパターンに従って第２分離層をエ
ッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの金属化層の表面迄
選択的にエッチングし、一方交差部の領域では、第１分
離層のエッチングが阻止されるように第２分離層を部分
的或は全面的にエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 若し、最初の工程ａの間に、一般に用いられるエッチ
ングまたはリフトオフによって基板上に第１の高さの金
属化層が形成されるようにした、集積回路の異なる高さ
の金属化層間に相互接続部と交差部を形成し、前記の第
１の高さの金属化層が得られる最初の工程ａの後に、相
互接続部の領域において凸部であった部分を凹部に形成
するようにした方法において、第１の高さの金属化層
が、更に、厚さem1の金属化層と同時に第２の高さの金
属化層と相互接続されるem1よりも薄い厚さｅ′m1の金
属化層を有する場合には次の工程に従って集積回路の異
なる高さの金属化層間に相互接続部および交差部を形成
する。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するため厚さei1を
有する、その時点ではその上表面が第１の高さの金属化
層と事実上同じ凸部を有する第１分離層（11）を堆積す
る工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の交差部の領域
及び厚さｅ′m1の金属化層上の領域にのみ残すエッチン
グパターンに従って第２分離層をエッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｆ）前記の第２分離層の上表面の高さ迄犠牲層をエッチ
ングする工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの厚さem1の金属化
層の表面迄選択的にエッチングし、一方交差部の領域及
び厚さｅ′m1の金属化層上の領域では、第１分離層のエ
ッチングが阻止されるように第２分離層を部分的或は全
面的にエッチングする工程。 ｇ′）厚さem1を有する第１の高さの金属化層（Ａ）の
上表面が露出された前記の工程ｇで得られた構造の上表
面に第３分離層（15）を堆積し、次いでこの第３分離層
上に、厚さｅ′m1を有する第１の高さの金属化層
（Ａ′）の相互接続分離層の領域に孔（20）を形成する
分離パターンを形成するために前記の第３分離層上にマ
スクを形成する工程。 ｇ″）金属化層（Ａ′）の相互接続部の領域における第
３分離層に孔（16）を形成するために、第１分離層（1
1）の上表面が露出される迄第３分離層（15）を前記の
分離パターンに従って第１分離層に対して選択的にエッ
チングし、次いで前記のマスクを除去する工程。 ｇ）金属化層（Ａ）上方の孔の壁が頂上から底迄厚さ
が増加されることを除いて、第３分離層（15）が全面的
にエッチングされると同時に薄い厚さｅ′m1を有する金
属化層（Ａ′）の上表面が露出されるように、第３分離
層（15）のエッチング速度よりも速いエッチング速度で
の第３分離層（15）の孔（16）を経て第１分離層（11）
をエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 第１分離層は単一層（例えばシリカの）または多層
（窒化シリコン／シリカの）とすることができる。この
層および他の連続した層の堆積は等方性で、就中気相か
らの化学作用（CVDまたはPECVD）によって形成される。 もう一つのこのような分離層に対する選択エッチング
は、イオンエッチング（RIE弗素−酸素）により得られ
る。犠牲層は樹脂またはポリイミドで形成される。 エッチング条件は、一方では種々の金属と分離厚さと
の関係また他方では種々の誘電体分離材料の対応したエ
ッチング速度によって与えられる。 第２分離層の厚さei2は、交差部において第１分離層
が、異なる高さの金属化層間を分離するのに十分な厚さ
を維持するような厚さに設定される。 本発明を容易に実施することができるように、添付の
図面を参照して実施例によって更に詳しく説明する。 第１図は上方の第２の高さの金属化層２および下方の
第１の高さの金属化層１間の互に並んだ２つの相互接続
部のパターン３−３′の平面図を示す。 金属化層のピッチは、同じレベルにある１つのストリ
ップ状の金属化部と隣接する他のストリップ状の金属化
部との対応した縁の間の距離ｍである。 相互接続部のピッチは同様に１つの相互接続部と隣接
した他の相互接続部との対応した縁間の距離Ｖで定義さ
れる。 第２図は例えば第１図に示した相互接続部パターン３
の拡大図を示す。金属化および位置合せ誤差を避けるた
めに、添えられたマスクで形成されるこの相互接続部の
ピッチは、エッチングによる壁部の傾斜Ｂと位置決め公
差Ｐが考慮に入れられる。第２図においてａとｂは、夫
々相互接続凹部４の１つの縁から前記のマスクの縁迄の
距離である。 凹部を用いた技術ではａ＝Ｐおよびｂ＝Ｂ＋Ｐの関係
がある。 前記の技術よりも小さなピッチを可能にするエッチン
グにより形成されたピラーを用いた技術では、ａ＝ｂ＝
Ｐの関係がある。 第３図は本発明の方法の技法の順序を示す。 ａに線図的に示した最初の工程ａの間に、第１の高さ
の金属化層が公知の技術（エッチングまたは「リフトオ
フ」）によって基板Ｓ上に得られる。厚さem1を有する
２つの隣接したストリップ状の金属化層ＡとＢが図の紙
面における断面で示されている。この第１の高さの金属
化層をその直ぐ上の第２の高さの金属化層との間にｂか
らｈ迄の工程の順序に従うことによって本発明の方法に
よりストリップ状の金属化層Ａ上の相互接続部とストリ
ップ状の金属化層素子Ｂ上方の交差部が形成される。 工程b:厚さei1を有する第１の高さの単一分離層（シリ
カ）または２重分離層（窒化珪素／シリカ）の堆積。こ
の第１分離層は金属化層間の分離を形成し、金属化層Ａ
とＢの厚さem1のために、第１分離層の上面には、これ
等金属化部の上方に凸部が形成される。 工程c:交差部における第１分離層による分離を確実にす
る厚さei2の薄い第２分離層の堆積。このように形成さ
れる堆積は等方性で、気相からの化学作用で得られる
（CVDまたはPECVD）。 工程d:金属化層Ｂ上の第２分離層を保護するマスクを用
いた第２分離層のエッチング。 工程e:かくして得られた構造の、樹脂またはポリイミド
の犠牲層（sacrificial layer）Csを用いることによる
平面化。 工程f:第２分離層の高さ迄の前記の犠牲層Csをエッチン
グ。このエッチングにより、第２分離層の残留部分12b
の両側に犠牲層の部分14bが残る。金属化層Ａの上の残
留部分14aは、金属化層Ａ上方の凸部のために他の残留
部分14bよりも薄い。 工程g:犠牲層Csの残留部分14a,14bのエッチングと共に
第２分離層12の残留部分12bものエッチング。金属化層
Ａ上の犠牲層Csの残留部分14aは他の残留部分14bよりも
薄いので、残留部分14aは他の残留部分14bよりも早くエ
ッチされる。 その結果、金属化層Ａ上の第１分離層は早く露出さ
れ、金属化層Ｂ上方の部分は保護されている。したがっ
て、第２分離層12、犠牲層Cs、第１分離層のエッチング
速度R1．Rs．R2を選択することによって、通過孔を層11
を通って金属化層Ａの上面迄迅速にエッチし、一方金属
化層Ｂ上方の第１分離層11は事実上エッチされない。 通過孔が金属化層Ａの上面迄エッチされると、はじめ
はこの金属化層Ａ上方に形成されていた凸部は今は逆に
第１分離層を貫通する凹入部となる。 前記のエッチング工程は、例えば、次のようなエッチ
ング速度と誘電体の厚さとの関係によって与えられる。 工程h:2つの異なる高さにある金属化層間の相互接続部
および交差部を形成するための、その直ぐ上の厚さem2
を有する金属部層の通常の技術による形成。 上述したように、犠牲層Csの残留部分14aが他の残留
部分よりも薄く、金属化層Ａ上方の第１分離層11の上面
が一旦露出されると、この層は、第１分離層11、第２分
離層12及び犠牲層Csに対するエッチング速度の適当な選
択により金属化層Ａ上方で迅速にエッチされる。したが
って、金属化層Ａ上の第１分離層11に凸部を形成し、平
らな犠牲層とこの犠牲層と第１分離層に対する選択され
たエッチング速度を用いるだけで、第１分離層を貫通し
て金属化層Ａの上面迄エッチされた凹部とこの金属化層
との位置合わせが自動的に行われる。したがってフォト
リソグラフ工程は除外される。 中間接続点（凹部またはピラー）を形成する代わりに
分離と犠牲層を用いることにより、集積密度を著しく増
すことができる。これ等の層は実際に配置替えすること
ができ、遥かに臨界的でない得られれたパターンは、設
計に何等の制限を課さない。 第４図によって、平面図で示した２つの異なる高さの
金属化層１と２間の交差部（a1，a2）と相互接続部
（b1．b2）に対する従来技術によるもの（a1，b1）と本
発明の擬似自己位置合せ技術によるもの（a2，b2）の集
積密度をくらべることができる。この図のダイヤグラム
a2には分離マスク５が破線で示されている。 金属化部レベルのピッチｍは従来のまますなわちｍ＝
２μｍで、これは金属ストリップ間の１μｍの間隔であ
る。 相互接続部のピッチＶは３μｍすなわち、例えば１μ
ｍのホール、0.5μｍの公差および１μｍの間隔であ
る。 第４図のダイヤグラムb1とb2をくらべると、本発明の
方法により形成された相互接続部パターンは従来技術に
よるパターンで占められる表面の20％得することができ
ることがわかる。このピッチの減少は、パターンおよび
利用可能て設計の規範によって決まる。これは、位置合
せ公差が大きいのでそれだけ重要である。したがって、
選ばれた実施例に対する実際的な可能性の限度での規範
の選択を考慮に入れれば、前記の数は最小である。 したがって、本発明の相互接続技術は集積容量を増加
させることができる。さもなければ、第２分離層の厚さ
が十分な時に得られる２重層を有する誘電体が効率およ
び信頼性をきたす。 第１の高さにある金属化層が、更に、第２の高さの金
属化層と同時に相互接続されるem1よりも薄い厚さｅ′
m1の金属化層を有する場合には、前述した工程ｇと工程
ｈの間に図面に略断面図で示した工程ｇ′,g″およびｇ
が補足される。先ず最初の工程ａの間に厚さem1の金
属化層A,Bと、これよりも薄い厚さｅ′m1の金属化層
Ａ′が一般に用いられるエッチングまたはリフトオフに
よって基板Ｓ上に形成される（第5a図）。前述した工程
b,c,d,e,f,gの結果第5b図に示した構造が得られる（工
程ｇ）。次いで第5c図に示したように第３分離層15がそ
の表面に堆積され、第３分離層15の上に、前記の金属化
層Ａ′に関する相互接続部の領域に孔20を有するマスク
19が形成される（工程ｇ′）。次いで、第5d図に示した
ように、薄い厚さｅ′m1を有する金属化層Ａ′に関する
相互接続部の領域において第３分離層15に孔16が形成さ
れ、次いで前記のマスクが除去される（工程ｇ″）。次
いで、第5e図に示したように、第３分離層が除去される
と同時に金属化層Ａ′迄孔17が形成され、この場合、エ
ッチングが垂直に行われるスペースのあらゆる方向に均
等ではないので、露出されている厚さem1の金属化層上
方の孔の壁18は頂上から底の方に厚さを増す。
【図面の簡単な説明】
第１図は金属化部と相互接続部のピッチ定義を示す略線
図、 第２図は相互接続部のピッチの定義を示す略線図、 第３図のａからｈは本発明方法の各工程における集積回
路の一部の略断面図、 第４図は２つの金属化層の間の相互接続部と交差部に対
する従来技術と本発明方法による２〜３の金属化パター
ンについての集積容量の比較を示す略線図、 第５図のａからｅは第１の高さの金属化層が更に相互接
続部を形成する薄い金属化層を有する場合の補足的な工
程を示す集積回路の一部の略断面図である。 １…第１の高さにおける金属化層 ２…第１の高さの上方にある高さにおける金属化層 3,3′…相互接続部パターン 4,17…接続用凹部 5,19…分離マスク 11…第１分離層 12…第２分離層 15…第３分離層 A,A′,B…金属化層 Cs…犠牲層 em1，em2…金属化層の厚さ ei1…第１分離層の厚さ ei2…第２分離層の厚さ
図、 第２図は相互接続部のピッチの定義を示す略線図、 第３図のａからｈは本発明方法の各工程における集積回
路の一部の略断面図、 第４図は２つの金属化層の間の相互接続部と交差部に対
する従来技術と本発明方法による２〜３の金属化パター
ンについての集積容量の比較を示す略線図、 第５図のａからｅは第１の高さの金属化層が更に相互接
続部を形成する薄い金属化層を有する場合の補足的な工
程を示す集積回路の一部の略断面図である。 １…第１の高さにおける金属化層 ２…第１の高さの上方にある高さにおける金属化層 3,3′…相互接続部パターン 4,17…接続用凹部 5,19…分離マスク 11…第１分離層 12…第２分離層 15…第３分離層 A,A′,B…金属化層 Cs…犠牲層 em1，em2…金属化層の厚さ ei1…第１分離層の厚さ ei2…第２分離層の厚さ
Claims (1)
- (57)【特許請求の範囲】 １．最初の工程ａの間に、一般に用いられるエッチング
またはリフトオフによって基板上に厚さem1の第１の高
さの金属化層が形成されるようにした、集積回路の異な
る高さの金属化層間に相互接続部と交差部を形成する方
法において、前記の第１の高さの金属化層が得られる最
初の工程ａの後に、相互接続部の領域において凸部であ
った部分の凹部への形成が、次の工程に従って等方性エ
ッチング、犠牲層による平面化およびこの犠牲層に対す
る異方性選択エッチングによって得られることを特徴と
する集積回路の異なる高さの金属化層間に相互接続部お
よび交差部を形成する方法。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するための厚さei1
を有する、その時点ではその上表面が第１の高さの金属
化層と事実上同じ凸部を有する第１分離層（11）を堆積
する工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の交差部の領域
にのみ残すエッチングパターンに従って第２分離層をエ
ッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｆ）前記の第２分離層の上表面の高さ迄犠牲層をエッチ
ングする工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの金属化層の表面迄
選択的にエッチングし、一方交差部の領域では、第１分
離層のエッチングが阻止されるように第２分離層を部分
的或は全面的にエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 ２．最初の工程ａの間に、一般に用いられるエッチング
またはリフトオフによって基板上に第１の高さの金属化
層が形成されるようにした、集積回路の異なる高さの金
属化層間に相互接続部と交差部を形成し、前記の第１の
高さの金属化層が得られる最初の工程ａの後に、相互接
続部の領域において凸部であった部分を凹部に形成する
ようにした特許請求の範囲第１項記載の方法において、
第１の高さの金属化層が、更に、厚さem1の金属化層と
同時に第２の高さの金属化層と相互接続されるem1より
も薄い厚さｅ′m1の金属化層を有する場合には次の工程
に従って集積回路の異なる高さの金属化層間に相互接続
部および交差部を形成する方法。 ｂ）第１の高さの金属化層とこの金属化層の上方に施さ
れる第２の高さの金属化層とを分離するための厚さei1
を有する、その時点ではその上表面が第１の高さの金属
化層と事実上同じ凸部を有する第１分離層（11）を堆積
する工程。 ｃ）前記の第１分離層上に厚さei2の第２分離層（12）
を堆積する工程。 ｄ）前記の第２分離層（12）を金属化層の交差部の領域
及び厚さｅ′m1の金属化層上の領域にのみ残すエッチン
グパターンに従って第２分離層をエッチングする工程。 ｅ）第１分離層及び第２分離層の上面を被覆する平坦な
上表面を有する犠牲層を堆積する工程。 ｆ）前記の第２分離層の上表面の高さ迄犠牲層をエッチ
ングする工程。 ｇ）前記の第１分離層を交差部の領域において第２分離
層で保護しながら犠牲層を第２分離層よりも速い速度で
選択的にエッチングし、次いで第１分離層が相互接続部
の領域において露出した後に、この第１分離層を前記の
犠牲層よりも速い速度で第１の高さの厚さem1の金属化
層の表面迄選択的にエッチングし、一方交差部の領域及
び厚さｅ′m1の金属化層上の領域では、第１分離層のエ
ッチングが阻止されるように第２分離層を部分的或は全
面的にエッチングする工程。 ｇ′）厚さem1を有する第１の高さの金属化層（Ａ）の
上表面が露出された前記の工程ｇで得られた構造の上表
面に第３分離層（15）を堆積し、次いでこの第３分離層
上に、厚さｅ′m1を有する第１の高さの金属化層
（Ａ′）の相互接続部の領域に孔（20）を形成する分離
パターンを形成するために前記の第３分離層上にマスク
を形成する工程。 ｇ″）金属化層（Ａ′）の相互接続部の領域における第
３分離層に孔（16）を形成するために、第１分離層（1
1）の上表面が露出される迄第３分離層（15）を前記の
分離パターンに従って第１分離層に対して選択的にエッ
チングし、次いで前記のマスクを除去する工程。 ｇ）金属化層（Ａ）上方の孔の壁が頂上から底迄厚さ
が増加されることを除いて、第３分離層（15）が全面的
にエッチングされると同時に薄い厚さｅ′m1を有する金
属化層（Ａ′）の上表面が露出されるように、第３分離
層（15）のエッチング速度よりも速いエッチング速度で
の第３分離層（15）の孔（16）を経て第１分離層（11）
をエッチングする工程。 ｈ）集積回路の第１の高さの金属化層と第２の高さの金
属化層間の相互接続部及び交差部を形成するためのパタ
ーンに従って第２の高さの金属化層を堆積する工程。 ３．前記の第１分離層はシリカの単一層または窒化珪素
／酸化珪素の２重層である特許請求の範囲第１項又は第
２項記載の方法。 ４．前記の分離層のデポジョンは等方性で、気相からの
化学反応により得られる特許請求の範囲第１項または第
２項記載の方法。 ５．第２分離層の第１分離層に対する選択エッチングは
イオンエッチングによって得られる特許請求の範囲第１
項または第２項記載の方法。 ６．前記の犠牲層は樹脂またはポリイミドによって構成
される特許請求の範囲第１項または第２項記載の方法。 ７．エッチング条件は、一方においては種々の金属化層
と分離層の厚さ間の関係によってまた他方においては種
々の誘電性分離材料における対応したエッチング速度に
よって与えられる特許請求の範囲第１項または第２項記
載の方法。 ８．第２分離層（12）の厚さei2は、交差部において第
１分離層が高さの異なる金属化層間を分離するのに充分
な厚さを維持するように設定された特許請求の範囲第１
項または第２項記載の方法
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8618048 | 1986-12-23 | ||
| FR8618048A FR2608839B1 (fr) | 1986-12-23 | 1986-12-23 | Procede de realisation d'interconnexions et de croisements entre niveaux de metallisation d'un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168035A JPS63168035A (ja) | 1988-07-12 |
| JP2730724B2 true JP2730724B2 (ja) | 1998-03-25 |
Family
ID=9342210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323022A Expired - Lifetime JP2730724B2 (ja) | 1986-12-23 | 1987-12-22 | 集積回路の異なる高さの金属化層間に相互接続部および交差部を形成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4803177A (ja) |
| EP (1) | EP0275595B1 (ja) |
| JP (1) | JP2730724B2 (ja) |
| KR (1) | KR880008419A (ja) |
| DE (1) | DE3784902T2 (ja) |
| FR (1) | FR2608839B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303488B1 (en) | 1997-02-12 | 2001-10-16 | Micron Technology, Inc. | Semiconductor processing methods of forming openings to devices and substrates, exposing material from which photoresist cannot be substantially selectively removed |
| US6060393A (en) * | 1997-12-18 | 2000-05-09 | Advanced Micro Devices, Inc. | Deposition control of stop layer and dielectric layer for use in the formation of local interconnects |
| US5946592A (en) * | 1998-03-19 | 1999-08-31 | Winbond Electronics, Corp. | Combined in-situ high density plasma enhanced chemical vapor deposition (HDPCVD) and chemical mechanical polishing (CMP) process to form an intermetal dielectric layer with a stopper layer embedded therein |
| US6495468B2 (en) | 1998-12-22 | 2002-12-17 | Micron Technology, Inc. | Laser ablative removal of photoresist |
| US10879108B2 (en) * | 2016-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Topographic planarization method for lithography process |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0057738B1 (de) * | 1981-02-07 | 1986-10-15 | Ibm Deutschland Gmbh | Verfahren zum Herstellen und Füllen von Löchern in einer auf einem Substrat aufliegenden Schicht |
| JPS57170551A (en) * | 1981-04-14 | 1982-10-20 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58142546A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Denshi Ltd | 多層配線の形成方法 |
| FR2525389A1 (fr) * | 1982-04-14 | 1983-10-21 | Commissariat Energie Atomique | Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| FR2537779B1 (fr) * | 1982-12-10 | 1986-03-14 | Commissariat Energie Atomique | Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre |
| JPS59181017A (ja) * | 1983-03-30 | 1984-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4515652A (en) * | 1984-03-20 | 1985-05-07 | Harris Corporation | Plasma sculpturing with a non-planar sacrificial layer |
| US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
| US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
| US4568410A (en) * | 1984-12-20 | 1986-02-04 | Motorola, Inc. | Selective plasma etching of silicon nitride in the presence of silicon oxide |
| JPS61164242A (ja) * | 1985-01-17 | 1986-07-24 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61237450A (ja) * | 1985-04-12 | 1986-10-22 | Sharp Corp | 半導体装置の製造方法 |
| US4689113A (en) * | 1986-03-21 | 1987-08-25 | International Business Machines Corporation | Process for forming planar chip-level wiring |
-
1986
- 1986-12-23 FR FR8618048A patent/FR2608839B1/fr not_active Expired
-
1987
- 1987-12-16 EP EP87202546A patent/EP0275595B1/fr not_active Expired - Lifetime
- 1987-12-16 DE DE8787202546T patent/DE3784902T2/de not_active Expired - Fee Related
- 1987-12-21 US US07/135,879 patent/US4803177A/en not_active Expired - Fee Related
- 1987-12-22 JP JP62323022A patent/JP2730724B2/ja not_active Expired - Lifetime
- 1987-12-23 KR KR870014794A patent/KR880008419A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3784902D1 (de) | 1993-04-22 |
| DE3784902T2 (de) | 1993-09-09 |
| FR2608839B1 (fr) | 1989-04-21 |
| FR2608839A1 (fr) | 1988-06-24 |
| KR880008419A (ko) | 1988-08-31 |
| US4803177A (en) | 1989-02-07 |
| EP0275595B1 (fr) | 1993-03-17 |
| EP0275595A1 (fr) | 1988-07-27 |
| JPS63168035A (ja) | 1988-07-12 |
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