JPS63153664A - 機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式 - Google Patents

機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式

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Publication number
JPS63153664A
JPS63153664A JP20093587A JP20093587A JPS63153664A JP S63153664 A JPS63153664 A JP S63153664A JP 20093587 A JP20093587 A JP 20093587A JP 20093587 A JP20093587 A JP 20093587A JP S63153664 A JPS63153664 A JP S63153664A
Authority
JP
Japan
Prior art keywords
processor
program
master processor
sub
common memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20093587A
Other languages
English (en)
Inventor
Takafumi Saito
孝文 斉藤
Shigeru Kurono
黒野 繁
Hitoshi Matsunawa
松縄 斉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Toshiba Corp
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Nippon Telegraph and Telephone Corp filed Critical Toshiba Corp
Publication of JPS63153664A publication Critical patent/JPS63153664A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177Initialisation or configuration control

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、蓄積プログラム制御方式で動作する交換機等
の機能分散型マルチプロセッサ制御方式を採用するシス
テムにおける、システム立ち上げ時のプログラム引上げ
(IPL)方式に関する。
(従来の技術) 従来、この種のマルチプロセッサ・システムにおけるI
PL方式としては、代表的には次の二つが知られている
■ マスタープロセッサが他のサブプロセッサのプログ
ラムを含めて全プログラムを一旦、自ローカルメモリ内
に引上げた後、各サブプロセッサに該当するプログラム
を転送する。
■ マスタープロセッサ、およびサブプロセ・ノサがそ
れぞれ独自に自プログラムの引上げを行なう。
しかしこれら従来の方式には、次のような問題がある。
即ち、上記■の方式では、立ち上げに要するマスタープ
ロセッサの負荷が非常に高くなる。
また上記■の方式では立ち上げに要する負荷が分散され
るが、各プロセッサのIPLプログラムに二次記憶装置
を制御する機能がそれぞれ必要となる。
(発明が解決しようとする問題点) 以上のように従来の機能分散型マルチプロセッサ・シス
テムでのIPL方式は、マスタープロセッサの負荷が大
きくなり過ぎるたり、或いは各プロセッサのIPLプロ
グラムが複雑になる、という難点があった。
本発明はこのような問題を考慮してなされたもので、そ
の目的とするところは、機能分散型マルチプロセッサ・
システムにおける立ち上げ時のプログラム引上を効率良
く行い得る機能分散型マルチプロセッサ・システムにお
けるプログラム引上方式を提供することにある。
[発明の構成コ (問題点を解決するための手段) 本発明は、二次記憶装置の制御をマスタープロセッサの
みで行うようにし、各サブプロセッサは自プログラムの
読み込み要求をマスタープロセッサに対して行なうよう
にしたものである。そしてマスタープロセッサはサブプ
ロセッサからの要求に従ってそのサブプロセッサのプロ
グラムを二次記憶装置から共通メモリに読込み、この共
通メモリに読み込まれたプログラムの各サブプロセッサ
への転送を、前記洛サブプロセッサ自身にて行うように
したことを特徴とするものである。
(作用) 本発明の方式では、マスタープロセッサが全プログラム
を自ローカルメモリ内に読み込むことをしないので、マ
スタープロセッサに対する負荷が大幅に軽減される。ま
た各サブプロセッサにあってはIPLプログラム内に二
次記憶装置制御機能を必要とせず、マスタープロセッサ
をバック・エンド型の処理プロセッサであるかのように
見ることができるため、そのIPLプログラムは非常に
簡略になる。また機能追加等によるプロセッサ追加時に
マスタープロセッサのローカルメモリサイズを考慮する
必要がない等の利点が生じる。
(実池例) 第1図は本発明の一実施例の機能分散型マルチプロセッ
サ・システムのハードウェア構成で、lはマスタープロ
セッサ、2は上記マスタープロセッサ1のローカルメモ
リ、また4はチャネルであって、5はチャネル4を介し
て上記マスタープロセッサlに接続された二次記憶装置
としての磁気ディスクである。また3は上記チャネル4
とマスタープロセッサ1との間のデータ転送に用いられ
る共通メモリである。更に7a、 7b、〜7nは複数
のサブプロセッサであって、8a、8b、〜8nはそれ
ぞれ上記各サブプロセッサ7a、 7b、〜7nに対し
て設けられたローカルメモリである。尚、6は上記マス
タープロセッサ1と上記複数のサブプロセッサ7a、 
7b、〜7nとの間の通信用共通メモリであり、9はシ
ステムバスである。
このようなマルチプロセッサ・システムにおいて、ソフ
トウェアは機能別に各々の口「カルメモリ2.8a、 
8b、〜80内にそれぞれ配置される。そしてこの実施
例では、システム立ち上げ時のプログラムおよびデータ
の引上げは次のように行なわれる。
即ち、IPLキー押し下げ等によりシステム立ち上げが
指示されると、マスタープロセッサ1、サブプロセッサ
7a、 7b、〜7nの各プロセッサはハードウェア初
期化、自ローカルメモリ2.8a、 8b。
〜8nの検査を行い、プログラムおよび自データの引上
げを開始する。マスタープロセッサ1が自プログラムお
よび自データを引上げる場合、マスタープロセッサ1は
チャネル4に対して共通メモリ3の一部を使用してチャ
ネル制御コマンド語CCWを記述し、ボードレジスタに
フラッグを立てることにより割込みを発生させ、上記チ
ャネル4に対して要求を知らせる。
第2図はコマンド語CCWの構成例である。アンダーラ
インを引いたフィールドは要求を受付けた側で設定され
る値である。チャネル4はコマンド語CCWの内容に基
づき、磁気ディスク5内の指定領域を共通メモリ3内の
指定領域に転送する。
転送終了後、チャネル4はボードレジスタのフラッグを
落とすことにより割込みを発生させ、マスタープロセッ
サ1に対して処理の終了を知らせる。
マスタープロセッサ1は、処理終了を知ると、上記コマ
ンド語CCW内の終了ステータスを検査し、入出力要求
が成功であれば共通メモリ3から自ローカルメモリ2へ
のプログラム、またはデータの転送を行なう。
サブプロセッサ7a、 7b、〜7nが自プログラムお
よびデータの引上げを行なう場合には、マスタープロセ
ッサ1に対して、共通メモリ6を用いて自プログラムお
よびデータが格納されているファイルのオーブン処理を
要求する。この要求が正常に受付けられるとマスタープ
ロセッサlからはそのファイルを表わす工別語IFIが
返される。サブプロセッサ7a、 7b、〜7nはこの
識別語IFIを指定してファイルの入出力要求をマスタ
ープロセッサ1に対して行なう。
第3図はファイル読み込み要求語の構成例を示す。アン
ダーラインを引いたフィールドは要求を受付けた側で・
設定される値である。マスタープロセッサ1はこの要求
を解析してチャネル4との入出力を行い、その処理結果
を共通メモリ6を用いてサブプロセッサ7a、 7b、
〜7nにそれぞれ知らせる。各サブプロセッサ7a、 
7b、〜7nはマスタープロセッサlにより指定された
共通メモリ6内の領域から自ローカルメモリ内へ転送を
行なう。自プログラムおよびデータの全てが自ローカル
メモリ内に読み込まれるまでこの処理が繰返される。
自プログラムおよびデータの引上が終了すると、サブプ
ロセッサ7a、 7b、〜7nはマスタープロセッサ1
に対して先のファイルのクローズを要求して、全ての操
作を完了する。
以上のような入出力機構は、システム立ち上げ時だけで
なく、立ち上げ後も同じである。この為、サブプロセッ
サ7a、 7b、〜7nからはマスタープロセッサIを
ファイル処理プロセッサとしてみることができる。従っ
てサブプロセッサ7a、 7b、〜7nに配置されるソ
フトウェアには磁気ディスク装置制御のためのプログラ
ムが不要となり、IPLプログラムは簡略化される。ま
たマスタープロセッサ1が磁気ディスクを集中管理する
ことにより障害に対処することが容易になる。またマス
タープロセッサが全プログラムの引上転送処理を行なう
方式と比べてマスタープロセッサの負荷は軽減される。
ところで上述したバードウニア構成を持つシステムにお
いて、動的なプログラム配置を実現する制御方式は、例
えば次のようにして実施される。
即ち、マスタープロセッサ1は遂行すべき仕事の内容を
解析し、最適なプログラムを決定する。
しかる後、そのプログラムを実行させるに最適なサブプ
ロセッサを上述した複数のサブプロセッサ7a、 7b
、〜7nの中から1つまたは複数個選択する。
そしてその選択したサブプロセッサ71に対してそれぞ
れリセット信号を送出する。
するとリセットを掛けられたサブプロセッサ7iは、上
記マスタープロセッサ1に対してそれぞれブート要求を
送出し、このブート要求を受取ったマスタープロセッサ
エは該ブート要求の要求元に対応したプログラムを前記
共通メモリ3上に読出す。ブート要求を発したサブプロ
セッサ7X側では、上記共通メモリ3上に読出されたプ
ログラムを自ローカルメモリ81内に転送して読込むこ
とになる。
このような制御方式によれば、動作中のサブプロセッサ
がダウンした場合であっても、マスタープロセッサI側
で、どのプログラムを実行させていたかを管理するする
ことにより、同じプログラムを用意に再実行させること
が可能となる。
尚、本発明は上述した各実施例にのみ限定されるもので
はなく、その要旨を逸脱しない範囲で種々変形して実施
することが可能である。
[発明の効果] 以上のように本発明によれば、機能分散型マルチプロセ
ッサーシステムにおいて、各プロセッサに対して負荷の
分散を図ることができ、しがも各サブプロセッサのIP
Lプログラムの簡略化を図ったIPL方式を得ることが
できる。
【図面の簡単な説明】
第1図は本発明の一実施例に係るのマルチプロセッサ・
システムのハードウェア構成を示す図、第2図はマスタ
ープロセッサからチャネルへの入出力要求ブロック構成
例を示す図、第3図はサブプロセッサからマスタープロ
セッサへのファイル読み込み要求ブロックの構成例を示
す図である。。 ■・・・マスタープロセッサ、2・・・ローカルメモリ
、3・・・共通メモリ、4・・・チャネル、55磁気デ
イスク、6・・・共通メモリ、7a、 7b、〜7n・
・・サブプロセッサ、8a、 8b、〜8n・・・ロー
カルメモリ、9・・・共通バス。 出願人代理人 弁理士 鈴江武彦 第1図

Claims (2)

    【特許請求の範囲】
  1. (1)個々にローカルメモリを備えた複数のプロセッサ
    、およびバッファ領域としての共通メモリを持つ二次記
    憶装置を有する機能分散型マルチプロセッサ・システム
    において、 上記二次記憶装置の制御をマスタープロセッサのみで行
    い、他のサブプロセッサはマスタープロセッサに対して
    読み出し要求を出すことにより、前記共通メモリ上に読
    み出された内容を自ローカルメモリ内に転送してシステ
    ムの立ち上げを行うようにしたことを特徴とする機能分
    散型マルチプロセッサ・システムにおけるプログラム引
    上げ方式。
  2. (2)マスタープロセッサは、遂行すべき仕事の内容を
    解析して最適プログラムを決定し、そのプログラムを実
    行するに最適なプロセッサを選択して該プロセッサから
    の読み出し要求を制御するものである特許請求の範囲第
    1項記載の機能分散型マルチプロセッサ・システムにお
    けるプログラム引上げ方式。
JP20093587A 1986-08-29 1987-08-13 機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式 Pending JPS63153664A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP20330386 1986-08-29
JP61-203303 1986-08-29

Publications (1)

Publication Number Publication Date
JPS63153664A true JPS63153664A (ja) 1988-06-27

Family

ID=16471799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20093587A Pending JPS63153664A (ja) 1986-08-29 1987-08-13 機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式

Country Status (1)

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JP (1) JPS63153664A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05242057A (ja) * 1992-02-27 1993-09-21 Sanyo Electric Co Ltd マルチプロセッサシステムの起動方式

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5447546A (en) * 1977-09-22 1979-04-14 Hitachi Ltd Program loading method for multiple process system
JPS6075942A (ja) * 1983-09-30 1985-04-30 Mitsubishi Electric Corp 演算処理系の冗長方式
JPS6133565A (ja) * 1984-07-25 1986-02-17 Fuji Electric Co Ltd プログラムのロ−デイング方式

Patent Citations (3)

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