JPS6075942A - 演算処理系の冗長方式 - Google Patents
演算処理系の冗長方式Info
- Publication number
- JPS6075942A JPS6075942A JP58183814A JP18381483A JPS6075942A JP S6075942 A JPS6075942 A JP S6075942A JP 58183814 A JP58183814 A JP 58183814A JP 18381483 A JP18381483 A JP 18381483A JP S6075942 A JPS6075942 A JP S6075942A
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- JP
- Japan
- Prior art keywords
- cpu
- central processing
- processing unit
- control
- abnormality
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は制御装置の演算処理を行う中央処理装置を並
列運転させ、１台の中央処理装置で他のＮ台のバックア
ップ代替可能な冗長方式に関するものである。
列運転させ、１台の中央処理装置で他のＮ台のバックア
ップ代替可能な冗長方式に関するものである。
従来、この種方式のバックアップシステムとしては第１
図に示すものがあった。図において（１）は制御装置１
の中央処理装置（ＣＰＵという。）、（２）は制御装置
２のＣＰＵ、（３）は制御装置の手足となる入出力装置
（以下、１０ という。）。（４）は■０の制御を装置
１で行うか装置２で行うかの選択スイッチを示す。又（
５） （６）は装置１．２の制御情報を１０部と交信す
る情報伝達媒体（バス）を意味しスイッチ（４）により
情報伝達ルートを選択される。
図に示すものがあった。図において（１）は制御装置１
の中央処理装置（ＣＰＵという。）、（２）は制御装置
２のＣＰＵ、（３）は制御装置の手足となる入出力装置
（以下、１０ という。）。（４）は■０の制御を装置
１で行うか装置２で行うかの選択スイッチを示す。又（
５） （６）は装置１．２の制御情報を１０部と交信す
る情報伝達媒体（バス）を意味しスイッチ（４）により
情報伝達ルートを選択される。
１０の制御を司るＣＰＵはＣＰＵ １或いはＣＰ［Ｊ
２の何れかである。例えばＣＰＵ １がＩＯの制御を担
当しｔこ場合ＣＰＵと１０部の情報伝達ルートは（１）
（５） （７）（３）である。従ってＣＰＵ２は１０
部へ何等影響を及ぼさぬ待機の状態にある。勿論ＣＰＵ
１とＣＰＵ ２は全く同一のプログラムが格納されて
おりＣＰＵ １或いはＣＰＵ ２何れかが実行状態に成
す得又他方が待機状態にある。そこでＣＰＵＩが何らか
の故障でタウンした場合、ダウン状態を認識した選択ス
イッチ（４）がダウン前の１０部の状態をフリーズした
まま情報伝達ルートを（２） （ａ） （７） （３）
に切替えＣＰＵ２へ実行指令を与え、指令を受けたＣＰ
Ｕ ２は、ＣＰＵ １と等価なプログラムを再び実行す
ることになる。勿論選択スイッチ（４）は手動、自動何
れでもよくプラントの性格に合った方法の適用でよい。
２の何れかである。例えばＣＰＵ １がＩＯの制御を担
当しｔこ場合ＣＰＵと１０部の情報伝達ルートは（１）
（５） （７）（３）である。従ってＣＰＵ２は１０
部へ何等影響を及ぼさぬ待機の状態にある。勿論ＣＰＵ
１とＣＰＵ ２は全く同一のプログラムが格納されて
おりＣＰＵ １或いはＣＰＵ ２何れかが実行状態に成
す得又他方が待機状態にある。そこでＣＰＵＩが何らか
の故障でタウンした場合、ダウン状態を認識した選択ス
イッチ（４）がダウン前の１０部の状態をフリーズした
まま情報伝達ルートを（２） （ａ） （７） （３）
に切替えＣＰＵ２へ実行指令を与え、指令を受けたＣＰ
Ｕ ２は、ＣＰＵ １と等価なプログラムを再び実行す
ることになる。勿論選択スイッチ（４）は手動、自動何
れでもよくプラントの性格に合った方法の適用でよい。
従来の装置は以上のように構成されているので片方のＣ
ＰＵは必ず待機系として実働に奇勾することができない
という欠点かあ、た。
ＰＵは必ず待機系として実働に奇勾することができない
という欠点かあ、た。
この発明は、上記のような欠点を除去するためになされ
たもので、並列に設置されるＣＰＵ全てが実働の状態で
かつ何れかのＣＰＵが故障した時点では何れか（予めバ
ックアップの切換順序はシステム構築時決定しておく）
のＣＰＵが故障ＣＰＵの担当するＩＯ部まで含めて、制
御を続行するようにし、１台のＣＰＵで他のＮ台のバッ
クアップ代替可能な冗長方式を提案するものである。
たもので、並列に設置されるＣＰＵ全てが実働の状態で
かつ何れかのＣＰＵが故障した時点では何れか（予めバ
ックアップの切換順序はシステム構築時決定しておく）
のＣＰＵが故障ＣＰＵの担当するＩＯ部まで含めて、制
御を続行するようにし、１台のＣＰＵで他のＮ台のバッ
クアップ代替可能な冗長方式を提案するものである。
以下この発明の一実施例を図について説明する。
第２図において、（１） （２） （３）は制御を担当
すルＣＰＵＩ。
すルＣＰＵＩ。
２．８であり、（４） （５） （６ンは通常（１）
＜２） （３）のＣＰＵに対応して手足となるＩＯ部を
示す。（７）はＣＰＵ部の（１） （２）（３）トＩＯ
部の（４） （５） （ａ）の情報伝達媒体でありマル
チドロップバス或いはリングバス何れでもよい。（８）
はＣＰＵ部（す（２） （３１の管理を行い常時ＣＰＵ
の状態（異常等のチェック）を監視しており、又ＣＰＵ
部に共通なデータ及びプログラムを一括して管邪格納す
る機能を有する。（９）はＣＰＵ部と管理ＣＰＵが情報
伝達媒体であり（７）と役割は同じものである。第３図
は第２図のＣＰＵ並列運転での通常（異常無し）時と異
常発生時とバックアップ切替運転時の３モードを示すタ
イムチャート。■ではＣＰＵ４がＩＯ１を、ＣＰＵ ２
がＩＯ２を、ＣＰＵ ８がＩＯ８をそれぞれ独立に制御
している通常の状態を示す。■でＣＰＵ １に異状発生
し、その瞬間Ｔｏ １は異常発生前の状態にフリーズさ
れる。同時に第２図のＣＰＵ−Ａ（８）はＣＰＵ １が
異常であることを認識しＩＯ１ノ制御を１０８の制御を
担当しているＣＰＵ ８へ移向指令を出す。又その時に
ＣＰＵ、８の記憶装置には１０８を制御するプログラム
のみ格納されているとした場合その１０１の制御プログ
ラムをＣＰＵ ８へ転送せねばならない。そのプログラ
ムが情報伝達媒体（９）を通して（８）→（３）へ転送
される。そのプログラムの格納部を示したのが第４図で
あり、元来ＣＰＵ ８には■のＩＯ８のＪＯＢエリアの
みがあり上記転送時を経て、■のＩＯＩのＪＯＢエリア
が主メモリ（もしくは補助メモリ）に格納リザーブされ
ることになる。ＩＯＩの制御に必要なプログラム及びデ
ータの格納が完了するとその完了時をＣＰＵ ８が認識
しＩＯ１及び１０８の制御を同時処理（勿論ノイマン形
あれば直列的な処理）されることになる。
＜２） （３）のＣＰＵに対応して手足となるＩＯ部を
示す。（７）はＣＰＵ部の（１） （２）（３）トＩＯ
部の（４） （５） （ａ）の情報伝達媒体でありマル
チドロップバス或いはリングバス何れでもよい。（８）
はＣＰＵ部（す（２） （３１の管理を行い常時ＣＰＵ
の状態（異常等のチェック）を監視しており、又ＣＰＵ
部に共通なデータ及びプログラムを一括して管邪格納す
る機能を有する。（９）はＣＰＵ部と管理ＣＰＵが情報
伝達媒体であり（７）と役割は同じものである。第３図
は第２図のＣＰＵ並列運転での通常（異常無し）時と異
常発生時とバックアップ切替運転時の３モードを示すタ
イムチャート。■ではＣＰＵ４がＩＯ１を、ＣＰＵ ２
がＩＯ２を、ＣＰＵ ８がＩＯ８をそれぞれ独立に制御
している通常の状態を示す。■でＣＰＵ １に異状発生
し、その瞬間Ｔｏ １は異常発生前の状態にフリーズさ
れる。同時に第２図のＣＰＵ−Ａ（８）はＣＰＵ １が
異常であることを認識しＩＯ１ノ制御を１０８の制御を
担当しているＣＰＵ ８へ移向指令を出す。又その時に
ＣＰＵ、８の記憶装置には１０８を制御するプログラム
のみ格納されているとした場合その１０１の制御プログ
ラムをＣＰＵ ８へ転送せねばならない。そのプログラ
ムが情報伝達媒体（９）を通して（８）→（３）へ転送
される。そのプログラムの格納部を示したのが第４図で
あり、元来ＣＰＵ ８には■のＩＯ８のＪＯＢエリアの
みがあり上記転送時を経て、■のＩＯＩのＪＯＢエリア
が主メモリ（もしくは補助メモリ）に格納リザーブされ
ることになる。ＩＯＩの制御に必要なプログラム及びデ
ータの格納が完了するとその完了時をＣＰＵ ８が認識
しＩＯ１及び１０８の制御を同時処理（勿論ノイマン形
あれば直列的な処理）されることになる。
また」二記実施例では伝送媒体（９）を通してバックア
ップ実行に必要なプログラム、データが転送される場合
について説明したが、各並列ＣＰＵに格納メモリを保持
するエリアが存在する時にはシステム起動時にセットし
ておくことであっても上記と同様の効果を奏する。
ップ実行に必要なプログラム、データが転送される場合
について説明したが、各並列ＣＰＵに格納メモリを保持
するエリアが存在する時にはシステム起動時にセットし
ておくことであっても上記と同様の効果を奏する。
以上のようにこの発明によれば並列設置ＣＰＵの下位に
１０部をＣＰＵ負荷に相当する分だけ分散しておくこと
により、通常は各ＣＰ Ｕが自分の担当の１０部を制御
するというロードシェアの機能と何れかのＣＰＵが故障
ダウンした場合でも残りの何れかのＣＰＵがバックアッ
プできる」：Ｎ形の冗長系システムを得ることができる
。
１０部をＣＰＵ負荷に相当する分だけ分散しておくこと
により、通常は各ＣＰ Ｕが自分の担当の１０部を制御
するというロードシェアの機能と何れかのＣＰＵが故障
ダウンした場合でも残りの何れかのＣＰＵがバックアッ
プできる」：Ｎ形の冗長系システムを得ることができる
。
【図面の簡単な説明】
第１図は従来のバックアップシステムを示すブロック図
、第２図はこの発明の一実施例を示すブロック図、第８
図は第２図の運転モードを示すタイムチャート図、第４
図は中央処理装置のプログラム格納部を示す説明図であ
る。 図中、（１）〜（３） （８）は中央処理装置、（４）
〜（６）は入出力装置、（７） （’ｌ）は情報伝達媒
体である。 なお、図中同一符号は同一もしくは相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 −１０１□ −１０２□ ｒａ３□ 第４図
、第２図はこの発明の一実施例を示すブロック図、第８
図は第２図の運転モードを示すタイムチャート図、第４
図は中央処理装置のプログラム格納部を示す説明図であ
る。 図中、（１）〜（３） （８）は中央処理装置、（４）
〜（６）は入出力装置、（７） （’ｌ）は情報伝達媒
体である。 なお、図中同一符号は同一もしくは相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 −１０１□ −１０２□ ｒａ３□ 第４図
Claims (1)
- 並列設置された制御装置の中央処理装置の下位に各中央
処理装置に対応する入出力装置を分散配置させ、該中央
処理装置と該入出力装置を共通の情報伝達媒体ゴリンク
し、且つ各中央処理装置が正常時は各中央処理装置が対
応する各入出力装置をそれぞれ独立制御すると共に何れ
かの中央処理装置に異常が発生すれば異常が発生した中
央処理装置に対応する入出力装置の制御を他の正常な中
央処理装置へ移行させるようにしｔこことを特徴とする
演算処理系の冗長方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183814A JPS6075942A (ja) | 1983-09-30 | 1983-09-30 | 演算処理系の冗長方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183814A JPS6075942A (ja) | 1983-09-30 | 1983-09-30 | 演算処理系の冗長方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075942A true JPS6075942A (ja) | 1985-04-30 |
Family
ID=16142329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183814A Pending JPS6075942A (ja) | 1983-09-30 | 1983-09-30 | 演算処理系の冗長方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153664A (ja) * | 1986-08-29 | 1988-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式 |
| JP2017102803A (ja) * | 2015-12-04 | 2017-06-08 | 三菱電機株式会社 | バックアップシステム、バックアップ機、及びバックアップ方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874134A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
| JPS54179A (en) * | 1977-06-01 | 1979-01-05 | Hitachi Ltd | Back-up system of electronic controlling apparatus |
-
1983
- 1983-09-30 JP JP58183814A patent/JPS6075942A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874134A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
| JPS54179A (en) * | 1977-06-01 | 1979-01-05 | Hitachi Ltd | Back-up system of electronic controlling apparatus |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153664A (ja) * | 1986-08-29 | 1988-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 機能分散型マルチプロセッサ・システムにおけるプログラム引上げ方式 |
| JP2017102803A (ja) * | 2015-12-04 | 2017-06-08 | 三菱電機株式会社 | バックアップシステム、バックアップ機、及びバックアップ方法 |
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