JPS63147342A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63147342A JPS63147342A JP29547286A JP29547286A JPS63147342A JP S63147342 A JPS63147342 A JP S63147342A JP 29547286 A JP29547286 A JP 29547286A JP 29547286 A JP29547286 A JP 29547286A JP S63147342 A JPS63147342 A JP S63147342A
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- JP
- Japan
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- wiring
- layer
- cell
- parallel
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタスライス方式の半導体集積回路装置
に関するものである。
に関するものである。
マスタスライス方式の半導体集積回路装置は、予め複数
の素子から成る基本セルを基板内に多数作りこんでおき
、配線領域での接続を変更することにより、所望の回路
動作を得ようとするものである。そして上記配線領域は
、電子計算機を用いて自動設計されるのが普通である。
の素子から成る基本セルを基板内に多数作りこんでおき
、配線領域での接続を変更することにより、所望の回路
動作を得ようとするものである。そして上記配線領域は
、電子計算機を用いて自動設計されるのが普通である。
この場合、一般的には、配線ソフトウェアのアルゴリズ
ムの関係により、前記配線領域の配線は、全て基本セル
列に対して平行な直線と垂直な直線との組合わせによっ
て行われ、基本セル列に対して平行な配線は、垂直な配
線よりも長くなる。
ムの関係により、前記配線領域の配線は、全て基本セル
列に対して平行な直線と垂直な直線との組合わせによっ
て行われ、基本セル列に対して平行な配線は、垂直な配
線よりも長くなる。
第２図は、上記のような従来のマスタスライス方式によ
る半導体集積回路装置の模式的構成図である。第２図に
おいて、１はセル列、２は配線領域、３は基本セル、４
はセル列１に対して垂直な配線、５はセル列１に対して
平行な配線である。
る半導体集積回路装置の模式的構成図である。第２図に
おいて、１はセル列、２は配線領域、３は基本セル、４
はセル列１に対して垂直な配線、５はセル列１に対して
平行な配線である。
そして、多数の基本セル３を１列に並べてセル列ｌを構
成すると共に、このセル列１は、配線領域２をはさんで
多数設けられている。また、上記配線領域２は、２層の
配線領域となっており、基本セル３内の配線は、セルの
ゲート金属のポリシリコン、並びに拡散層に接触させる
必要があるため、第１層の金属を用いる。このため、セ
ル列ｌに対して垂直な配線４は、基本セル３内を横断す
る場合があるので第２層の金属を用いなければならない
。したがってセル列１に対して平行な配線５は、前記セ
ル列に対して垂直な配線４と直交する場合があり、また
前記の如く、セルのゲート等に接触させるため、第１層
の金属を用いることになる。
成すると共に、このセル列１は、配線領域２をはさんで
多数設けられている。また、上記配線領域２は、２層の
配線領域となっており、基本セル３内の配線は、セルの
ゲート金属のポリシリコン、並びに拡散層に接触させる
必要があるため、第１層の金属を用いる。このため、セ
ル列ｌに対して垂直な配線４は、基本セル３内を横断す
る場合があるので第２層の金属を用いなければならない
。したがってセル列１に対して平行な配線５は、前記セ
ル列に対して垂直な配線４と直交する場合があり、また
前記の如く、セルのゲート等に接触させるため、第１層
の金属を用いることになる。
前記のような従来の装置においては、一般的に、セル列
１に対して平行な配線は、セル列１に対して垂直な配線
よりも長いことは前述したとおりであり、かつ、第１層
の金属を用いるため、基板との距離が短くなる。したが
って、前記セル列に対して平行な配線と基板間に形成さ
れる静電容量が大きくなり、回路の動作速度を制限する
欠点がある。
１に対して平行な配線は、セル列１に対して垂直な配線
よりも長いことは前述したとおりであり、かつ、第１層
の金属を用いるため、基板との距離が短くなる。したが
って、前記セル列に対して平行な配線と基板間に形成さ
れる静電容量が大きくなり、回路の動作速度を制限する
欠点がある。
この発明は前記のような欠点を解決するためになされた
ものであり、セル列に対して平行な配線が垂直な配線よ
りも長くても、静電容量を減少させて高速な回路動作が
できるようにすることを目的としたものである。
ものであり、セル列に対して平行な配線が垂直な配線よ
りも長くても、静電容量を減少させて高速な回路動作が
できるようにすることを目的としたものである。
〔問題点を解決するための手段及び作用〕前記の目的を
達成するため、この発明は、配線専用領域を、有するマ
スタスライス方式の半導体集積回路装置において、配線
層を３層以上の多層とし、最上層にある配線層を、配線
領域にあって、セル列と平行な配線用として使用するこ
とにより、セル列に対して平行な配線と、基板との距離
を大きくして、静電容量を減少させるようにしたもので
ある。
達成するため、この発明は、配線専用領域を、有するマ
スタスライス方式の半導体集積回路装置において、配線
層を３層以上の多層とし、最上層にある配線層を、配線
領域にあって、セル列と平行な配線用として使用するこ
とにより、セル列に対して平行な配線と、基板との距離
を大きくして、静電容量を減少させるようにしたもので
ある。
以下、この発明の一実施例を図面に基づいて説明する。
第１図はこの発明の一実施例を示す図であり、マスタス
ライス方式による半導体集積回路装置の模式的構成図で
ある。
ライス方式による半導体集積回路装置の模式的構成図で
ある。
第１図において、１はセル列、２は配線領域、３は基本
セル、６はセル列１に対して垂直な配線、７はセル列１
に対して平行な配線である。そして、多数の基本セル３
を１列に並べてセル列１を構成すると共に、このセル列
１は、配線領域２をはさんで多数設けられている。この
場合、配線層は全体として３層としたものであり、基本
セル３内の配線は第１層の金属を用いる。また、配線専
用領域である配線領域２内においては、セル列ｌに垂直
な配線６は第２層の金属を用いると共に、セル列１に平
行な配線７は最上層の配線層である第３層の金属を用い
るものである。
セル、６はセル列１に対して垂直な配線、７はセル列１
に対して平行な配線である。そして、多数の基本セル３
を１列に並べてセル列１を構成すると共に、このセル列
１は、配線領域２をはさんで多数設けられている。この
場合、配線層は全体として３層としたものであり、基本
セル３内の配線は第１層の金属を用いる。また、配線専
用領域である配線領域２内においては、セル列ｌに垂直
な配線６は第２層の金属を用いると共に、セル列１に平
行な配線７は最上層の配線層である第３層の金属を用い
るものである。
このようにすれば、セル列ｌに対して平行な配線７は第
３層の金属、すなわち、基板から最も離れた位置にある
配線層を用いたため、例え、その長さが他の配線に比較
して長くても、基板面に対する静電容量は従来のものに
比較して減少することになる。
３層の金属、すなわち、基板から最も離れた位置にある
配線層を用いたため、例え、その長さが他の配線に比較
して長くても、基板面に対する静電容量は従来のものに
比較して減少することになる。
なお、上記の例では、配線層を３層としたが、４屓ある
いはそれ以上の多層とすることも可能である。
いはそれ以上の多層とすることも可能である。
（発明の効果〕
以上、実施例について説明したように、この発明によれ
ば、次のような効果がある。すなわち、一般的には、セ
ル列に対して平行な配線は、他の配線に比較して長くな
る。そして、配線層を３層以上の多層配線層とし、上記
のような長い配線は、基板から最も離れた位置にある最
上層の配線層を使用する。したがって、上記のような長
い配線と基板面との間に形成される静電容量は従来のも
のと比較して減少する。また、他の短かい配線部分に形
成される静電容量は小さいものであるから、全体として
、従来のものより静電容量が減少することになり、これ
にともなって、回路動作の高速化が可能になる。
ば、次のような効果がある。すなわち、一般的には、セ
ル列に対して平行な配線は、他の配線に比較して長くな
る。そして、配線層を３層以上の多層配線層とし、上記
のような長い配線は、基板から最も離れた位置にある最
上層の配線層を使用する。したがって、上記のような長
い配線と基板面との間に形成される静電容量は従来のも
のと比較して減少する。また、他の短かい配線部分に形
成される静電容量は小さいものであるから、全体として
、従来のものより静電容量が減少することになり、これ
にともなって、回路動作の高速化が可能になる。
第１図はこの発明の一実施例であるマスタスライス方式
による半導体集積回路装置の模式的構成図、第２図は従
来のマスタスライス方式による半導体５積回路装置の模
式的構成図である。 ｉ−−セル列 ２−配線領域 ３−・・基本セル
による半導体集積回路装置の模式的構成図、第２図は従
来のマスタスライス方式による半導体５積回路装置の模
式的構成図である。 ｉ−−セル列 ２−配線領域 ３−・・基本セル
Claims (1)
- 配線専用領域を有するマスタスライス方式の半導体集
積回路装置において、配線層を３層以上の多層とし、該
配線層中の最上層に、上記配線専用領域にあってゲート
アレイ素子列に対して平行な配線を設けたことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547286A JPS63147342A (ja) | 1986-12-11 | 1986-12-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29547286A JPS63147342A (ja) | 1986-12-11 | 1986-12-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147342A true JPS63147342A (ja) | 1988-06-20 |
Family
ID=17821039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29547286A Pending JPS63147342A (ja) | 1986-12-11 | 1986-12-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147342A (ja) |
-
1986
- 1986-12-11 JP JP29547286A patent/JPS63147342A/ja active Pending
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