JPS6317346B2 - - Google Patents
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- JPS6317346B2 JPS6317346B2 JP58008775A JP877583A JPS6317346B2 JP S6317346 B2 JPS6317346 B2 JP S6317346B2 JP 58008775 A JP58008775 A JP 58008775A JP 877583 A JP877583 A JP 877583A JP S6317346 B2 JPS6317346 B2 JP S6317346B2
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Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はジヨセフソン記憶装置に係り、特にジ
ヨセフソン・メモリセルアレイの構造に関する。
ヨセフソン・メモリセルアレイの構造に関する。
(b) 従来技術と問題点
ジヨフソン記憶装置に於て、メモリセルをアレ
イ状に配置するに際しては、第１図に示すように
メモリセル（MC）のバイアス線（Ｙ線）１１、
Ｘ方向に配置した第１の制御線（ｘ線）１２、動
作マージンを増すために隣りのメモリセルアレイ
中の対向するメモリセルとは異るメモリセルへ延
在され、従つて該メモリセルアレイ間では斜め方
向に延在配置された第２の制御線（ｄ線）１３、
動作点を設定するための第３の制御線（DCオフ
セツト線）１４がそれぞれ直列に接続される。そ
してジヨセフソン素子に於ては、上記それぞれの
線に電流を流すことによつて動作するために、そ
れぞれの線に対する電流の戻り線が必要で、特に
バイアス線１１及び制御線１３に関してはｙ方向
の素子列ごとに戻り線１１′及び配線１３′が必要
である。
イ状に配置するに際しては、第１図に示すように
メモリセル（MC）のバイアス線（Ｙ線）１１、
Ｘ方向に配置した第１の制御線（ｘ線）１２、動
作マージンを増すために隣りのメモリセルアレイ
中の対向するメモリセルとは異るメモリセルへ延
在され、従つて該メモリセルアレイ間では斜め方
向に延在配置された第２の制御線（ｄ線）１３、
動作点を設定するための第３の制御線（DCオフ
セツト線）１４がそれぞれ直列に接続される。そ
してジヨセフソン素子に於ては、上記それぞれの
線に電流を流すことによつて動作するために、そ
れぞれの線に対する電流の戻り線が必要で、特に
バイアス線１１及び制御線１３に関してはｙ方向
の素子列ごとに戻り線１１′及び配線１３′が必要
である。
従来ジヨセフソン・メモリ回路に於ては、平面
配線方式がとられており、従つて第２図に示す透
視上面図イ及びそのＡ−A′矢視断面図のように、
上記戻り線１１′、及び配線１３′は基部電極（ベ
ース電極）EBと同層の電極層を用い、ｙ方向の
素子列間に平面的に配設されていた。同図に於て
Gpはグランド・プレーン若しくは超伝導基板、
OX1，OX2，OX3は絶縁膜、J1，J2はジヨフソン
接合、ECは対向電極（カウンタ電極）、を示して
いる。
配線方式がとられており、従つて第２図に示す透
視上面図イ及びそのＡ−A′矢視断面図のように、
上記戻り線１１′、及び配線１３′は基部電極（ベ
ース電極）EBと同層の電極層を用い、ｙ方向の
素子列間に平面的に配設されていた。同図に於て
Gpはグランド・プレーン若しくは超伝導基板、
OX1，OX2，OX3は絶縁膜、J1，J2はジヨフソン
接合、ECは対向電極（カウンタ電極）、を示して
いる。
そのため従来の構造に於て一つのメモリセルが
占有する面積は、第２図イに示すように、メモリ
セルの幅（lx）に戻り線１１′配線１３′と第２の
制御線１３が配設される領域の幅（dx1）を加え
た領域の幅（lx1）とメモリセルの長さ（ly）を
掛け合わせた面積（lx1×ly）となつていた。
占有する面積は、第２図イに示すように、メモリ
セルの幅（lx）に戻り線１１′配線１３′と第２の
制御線１３が配設される領域の幅（dx1）を加え
た領域の幅（lx1）とメモリセルの長さ（ly）を
掛け合わせた面積（lx1×ly）となつていた。
ここで上記戻り線１１′，１３′及び第２の制御
線１３が配接される領域の幅（dx）は、プロセ
スに於て形成可能なパターン幅によつて限定され
るので大幅な縮小は期待できない。
線１３が配接される領域の幅（dx）は、プロセ
スに於て形成可能なパターン幅によつて限定され
るので大幅な縮小は期待できない。
従つて上記平面配線方式の従来構造に於ては、
メモリセルを微細化して、セルアレイの高密度高
集積化を図る際、該戻り線配設領域の占有する広
い面積によつて、その高集積化が阻害されるとい
う問題が生じていた。
メモリセルを微細化して、セルアレイの高密度高
集積化を図る際、該戻り線配設領域の占有する広
い面積によつて、その高集積化が阻害されるとい
う問題が生じていた。
なおかかる構成に於て、対向電極ECを通して
例えばメモリ・セルMC1のバリアス線に流入し
たバイアス電流は、該メモリ・セルMC1内のジ
ヨセフソン接合J1及びJ2を通して基部電極EBに流
れる。そしてメモリ・セルMC2にあつては該基
部電極EBから該メモリ・セルMC2内のジヨセフ
ソン接合J1及びJ2を通して対向電極ECへ流れ、該
対向電極ECの延長部に配置されたメモリ・セル
MC3（図示せず）へ流れる。
例えばメモリ・セルMC1のバリアス線に流入し
たバイアス電流は、該メモリ・セルMC1内のジ
ヨセフソン接合J1及びJ2を通して基部電極EBに流
れる。そしてメモリ・セルMC2にあつては該基
部電極EBから該メモリ・セルMC2内のジヨセフ
ソン接合J1及びJ2を通して対向電極ECへ流れ、該
対向電極ECの延長部に配置されたメモリ・セル
MC3（図示せず）へ流れる。
(c) 発明の目的
本発明の目的は、電流の戻り線を基部電極層の
下に配置した立体的な配線構造にしてジヨセフソ
ン記憶装置の高密度集積化を実現するとともに、
戻り線の配線幅を広くすることでそのインダクタ
ンスを減少して、より高速な動作速度を有するジ
ヨセフソン記憶装置を提供することにある。
下に配置した立体的な配線構造にしてジヨセフソ
ン記憶装置の高密度集積化を実現するとともに、
戻り線の配線幅を広くすることでそのインダクタ
ンスを減少して、より高速な動作速度を有するジ
ヨセフソン記憶装置を提供することにある。
(d) 発明の構成
即ち本発明はジヨセフソン記憶装置に於て基板
と、基板上に配設された超伝導体よりなるグラン
ド・プレーンと、該グランド・プレーン上に配設
された超伝導体よりなるバイアス線の戻り線配線
層及び制御線配線層と、該戻り線上に配設された
絶縁膜と、該絶縁膜上に前記バイアス線の戻り線
配線層及び制御線配線層とにまたがつて配設され
た基部電極と、該基部電極上に相互に離隔して配
設された第１及び第２のトンネル絶縁膜と、該第
１のトンネル絶縁膜と第２のトンネル絶縁膜との
上に橋絡状に配設された超伝導体よりなる対向電
極と、該対向電極上に絶縁膜を介して配設された
超伝導体よりなる複数本の制御線とを有する記憶
素子を備えてなることを特徴とする。
と、基板上に配設された超伝導体よりなるグラン
ド・プレーンと、該グランド・プレーン上に配設
された超伝導体よりなるバイアス線の戻り線配線
層及び制御線配線層と、該戻り線上に配設された
絶縁膜と、該絶縁膜上に前記バイアス線の戻り線
配線層及び制御線配線層とにまたがつて配設され
た基部電極と、該基部電極上に相互に離隔して配
設された第１及び第２のトンネル絶縁膜と、該第
１のトンネル絶縁膜と第２のトンネル絶縁膜との
上に橋絡状に配設された超伝導体よりなる対向電
極と、該対向電極上に絶縁膜を介して配設された
超伝導体よりなる複数本の制御線とを有する記憶
素子を備えてなることを特徴とする。
(e) 発明の実施例
以下本発明を一実施例について、第３図に示す
メモリセルアレイの配線図及び第４図に示すメモ
リセル構造の透視上面図イ及びＡ−A′矢視断面
図ロを用いて詳細に説明する。
メモリセルアレイの配線図及び第４図に示すメモ
リセル構造の透視上面図イ及びＡ−A′矢視断面
図ロを用いて詳細に説明する。
本発明は薄膜層配線の近傍に作られる磁界の強
さが該配線の幅に反比例すること即ちインダクタ
ンスの値が配線幅に反比例すること、及び超伝導
のグランドプレーン（超伝導の接地面）と該グラ
ンドプレーン上部に配設された第１の超伝導配線
との間に狭まれた第１の超電導配線と同程度の幅
を有する第２の超伝導配線は、これに電流を流し
た際その上側には殆んど磁界を形成しないという
超伝導体特有の性質を利用して、メモリ素子の特
性に影響を与えずにメモリセルへのバイアス電流
の戻り線、及び隣り合うメモリセルアレイ間で斜
め方向に延在する制御線の戻り線の配線を、基部
電極層とグランド・プレーンとの間に設けるよう
にしたものである。
さが該配線の幅に反比例すること即ちインダクタ
ンスの値が配線幅に反比例すること、及び超伝導
のグランドプレーン（超伝導の接地面）と該グラ
ンドプレーン上部に配設された第１の超伝導配線
との間に狭まれた第１の超電導配線と同程度の幅
を有する第２の超伝導配線は、これに電流を流し
た際その上側には殆んど磁界を形成しないという
超伝導体特有の性質を利用して、メモリ素子の特
性に影響を与えずにメモリセルへのバイアス電流
の戻り線、及び隣り合うメモリセルアレイ間で斜
め方向に延在する制御線の戻り線の配線を、基部
電極層とグランド・プレーンとの間に設けるよう
にしたものである。
第３図は本発明の一実施例に於けるメモリセル
アレイの要部のみを示した透視上面模式図で、図
中MCはメモリセル、３１はバイアス線（ｙ線）、
３２はｘ方向の制御線、３３は斜め方向の制御
線、３３は斜め方向の制御線、３４は動作点を設
定するための制御線（DCオフセツト線）、３１′
はバイアス電流の戻り線、３３′は斜め方向の制
御電流用配線（戻り線）、Ｃは配線接続部、Iyは
バイアス電流、Idは斜め方向の制御電流を表わし
ている。
アレイの要部のみを示した透視上面模式図で、図
中MCはメモリセル、３１はバイアス線（ｙ線）、
３２はｘ方向の制御線、３３は斜め方向の制御
線、３３は斜め方向の制御線、３４は動作点を設
定するための制御線（DCオフセツト線）、３１′
はバイアス電流の戻り線、３３′は斜め方向の制
御電流用配線（戻り線）、Ｃは配線接続部、Iyは
バイアス電流、Idは斜め方向の制御電流を表わし
ている。
該メモリセルアレイに於ける１個のメモリセル
領域を示したものが、第４図の透視上面図イ及び
そのＡ−A′矢視断面図ロである。
領域を示したものが、第４図の透視上面図イ及び
そのＡ−A′矢視断面図ロである。
同図に於て、GPはグランド・プレーン又は超
伝導基板、EBは基部電極（ベース電極）、ECは対
向電極（カウンタ電極）３１はバイアス線、３２
はｘ方向の制御線、３３は斜め方向の制御線３４
は動作点を設定するための制御線（DCオフセツ
ト線）、３１′はバイアス電流の戻り線、３３′は
隣り合うメモリセルアレイ間で斜め方向に延在す
る制御線に流れる制御電流用配線Ｃは配線接続
部、J1，J2はジヨセフソン接合、OX1，OX2，
OX3，OX4は絶縁膜、OXtは酸化膜を示してい
る。
伝導基板、EBは基部電極（ベース電極）、ECは対
向電極（カウンタ電極）３１はバイアス線、３２
はｘ方向の制御線、３３は斜め方向の制御線３４
は動作点を設定するための制御線（DCオフセツ
ト線）、３１′はバイアス電流の戻り線、３３′は
隣り合うメモリセルアレイ間で斜め方向に延在す
る制御線に流れる制御電流用配線Ｃは配線接続
部、J1，J2はジヨセフソン接合、OX1，OX2，
OX3，OX4は絶縁膜、OXtは酸化膜を示してい
る。
そして上記グランド・プレーンGPは蒸着法で
形成した例えば厚さ3000〔Å〕程度のニオブ
（Nb）超伝導膜からなり、基部電極EB、対向電極
EC、バイアス線３１、ｘ方向の制御線３２、斜
め方向の制御線３３、DCオフセツト線３４、戻
り線３１、配線３３は、いずれも蒸着法等で形成
した厚さ2500〜5000〔Å〕程度の鉛（Pb）−イン
ジウム（In）−金（Au）・合金等の超伝導合金層
からなつている。又絶縁膜OX1，OX2，OX3，
OX4はいずれも蒸着法で形成した厚さ500〜3000
〔Å〕程度の一酸化シリコン（SiO）層等からな
つており、トンネル酸化膜OXtは基部電極EB面に
高周波プラズマ酸化法を用いて形成した厚さ50
〔Å〕程度の鉛・インジウムの酸化膜（PbO・
In2O3）等からなつている。なお同図に於て表面
保護用絶縁膜等は省略してある。
形成した例えば厚さ3000〔Å〕程度のニオブ
（Nb）超伝導膜からなり、基部電極EB、対向電極
EC、バイアス線３１、ｘ方向の制御線３２、斜
め方向の制御線３３、DCオフセツト線３４、戻
り線３１、配線３３は、いずれも蒸着法等で形成
した厚さ2500〜5000〔Å〕程度の鉛（Pb）−イン
ジウム（In）−金（Au）・合金等の超伝導合金層
からなつている。又絶縁膜OX1，OX2，OX3，
OX4はいずれも蒸着法で形成した厚さ500〜3000
〔Å〕程度の一酸化シリコン（SiO）層等からな
つており、トンネル酸化膜OXtは基部電極EB面に
高周波プラズマ酸化法を用いて形成した厚さ50
〔Å〕程度の鉛・インジウムの酸化膜（PbO・
In2O3）等からなつている。なお同図に於て表面
保護用絶縁膜等は省略してある。
上記の図から明らかなように、本実施例の構造
に於てはバイアス電流の戻り線３１′及び制御電
流用配線３３′が基部電極EBとグランド・プレー
ンGpの間に絶縁膜OX1及びOX2を介して配設さ
れる。従つて従来戻り線の配設領域であつた隣接
セルとの間隔dx2は、例えば配線幅及び相互間隔
をそれぞれ３〔μｍ〕とした場合従来に比べ12−
〔μｍ〕縮小される。即ち図中二点鎖線で囲んだ
１個のセル領域の面積lx2×lyがセル間隔が縮小
された分だけ従来に比べて縮小され、メモリセル
アレイの高密度集積化が図れる。
に於てはバイアス電流の戻り線３１′及び制御電
流用配線３３′が基部電極EBとグランド・プレー
ンGpの間に絶縁膜OX1及びOX2を介して配設さ
れる。従つて従来戻り線の配設領域であつた隣接
セルとの間隔dx2は、例えば配線幅及び相互間隔
をそれぞれ３〔μｍ〕とした場合従来に比べ12−
〔μｍ〕縮小される。即ち図中二点鎖線で囲んだ
１個のセル領域の面積lx2×lyがセル間隔が縮小
された分だけ従来に比べて縮小され、メモリセル
アレイの高密度集積化が図れる。
又戻り線３１′及び配線３３′の幅Wy′及び
Wd′は、セル間隔dxの拡大に無関係に基部電極
EBの下部を使用して図のように広く形成できる
ので、これら戻り線のインダクタンスは減少し、
メモリ動作がより高速化される。
Wd′は、セル間隔dxの拡大に無関係に基部電極
EBの下部を使用して図のように広く形成できる
ので、これら戻り線のインダクタンスは減少し、
メモリ動作がより高速化される。
(f) 発明の効果
以上説明したように本発明によれば、ジヨセフ
ソン・メモリセルをアレイ状に配置接続する際
に、バイアス線や制御線の一部を基部電極の下側
に配設する立体的な配線構造が実現され、且つ配
線インダクタンスが減少できる。
ソン・メモリセルをアレイ状に配置接続する際
に、バイアス線や制御線の一部を基部電極の下側
に配設する立体的な配線構造が実現され、且つ配
線インダクタンスが減少できる。
従つて本発明はジヨセフソン記憶装置の高密度
高集積化及び高速化に対して極めて有効である。
高集積化及び高速化に対して極めて有効である。
なお本発明はアレイ構造以外にも適用できる。
第１図は従来のジヨセフソン・メモリセルアレ
イの配置状態を示す模式平面図、第２図は従来の
ジヨセフソン・メモリセルの透視上面図イ及びＡ
−A′矢視断面図ロ、第３図は本発明の一実施例
に於けるジヨセフソン・メモリセルアレイの配置
状態を示す模式平面図、第４図は本発明の一実施
例に於けるジヨセフソン・メモリセルの透視上面
図イ及びＡ−A′矢視断面図ロである。 図に於て、MCはメモリセル、１１，３１はバ
イアス線、１２，３２はｘ方向の制御線、１３，
３３は隣り合うメモリセルアレイ間で斜め方向に
延在する制御線、１４，３４は動作点を設定する
ための制御線、３１′はバイアス電流の戻り線、
３３′は斜め方向の制御電流用配線、Ｃは配線接
続部、Gpはグランド・プレーン、EBは基部電極、
ECは対向電極、J1，J2はジヨセフソン接合、
OX1，OX2，OX3，OX4は絶縁膜、OXtはトンネ
ル酸化膜を示す。
イの配置状態を示す模式平面図、第２図は従来の
ジヨセフソン・メモリセルの透視上面図イ及びＡ
−A′矢視断面図ロ、第３図は本発明の一実施例
に於けるジヨセフソン・メモリセルアレイの配置
状態を示す模式平面図、第４図は本発明の一実施
例に於けるジヨセフソン・メモリセルの透視上面
図イ及びＡ−A′矢視断面図ロである。 図に於て、MCはメモリセル、１１，３１はバ
イアス線、１２，３２はｘ方向の制御線、１３，
３３は隣り合うメモリセルアレイ間で斜め方向に
延在する制御線、１４，３４は動作点を設定する
ための制御線、３１′はバイアス電流の戻り線、
３３′は斜め方向の制御電流用配線、Ｃは配線接
続部、Gpはグランド・プレーン、EBは基部電極、
ECは対向電極、J1，J2はジヨセフソン接合、
OX1，OX2，OX3，OX4は絶縁膜、OXtはトンネ
ル酸化膜を示す。
Claims (1)
- １ 基板と、基板上に配設された起伝導体よりな
るグランド・プレーンと、該グランド・プレーン
上に配設された超伝導体よりなるバイアス線の戻
り線配線層及び制御線配線層と、該戻り線上に配
設された絶縁膜と、該絶縁膜上に前記バイアス線
の戻り線配線層及び制御線配線層とにまたがつて
配設された基部電極と、該基部電極上に相互に離
隔して配設された第１及び第２のトンネル絶縁膜
と、該第１のトンネル絶縁膜と第２のトンネル絶
縁膜との上に橋絡状に配設された超伝導体よりな
る対向電極と、該対向電極上に絶縁膜を介して配
設された超伝導体よりなる複数本の制御線とを有
する記憶素子を備えてなることを特徴とするジヨ
セフソン記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008775A JPS59135783A (ja) | 1983-01-24 | 1983-01-24 | ジヨセフソン記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008775A JPS59135783A (ja) | 1983-01-24 | 1983-01-24 | ジヨセフソン記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135783A JPS59135783A (ja) | 1984-08-04 |
| JPS6317346B2 true JPS6317346B2 (ja) | 1988-04-13 |
Family
ID=11702257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008775A Granted JPS59135783A (ja) | 1983-01-24 | 1983-01-24 | ジヨセフソン記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135783A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2022118464A1 (ja) * | 2020-12-04 | 2022-06-09 | ||
| WO2022118463A1 (ja) * | 2020-12-04 | 2022-06-09 | 日本電気株式会社 | 量子デバイス及びその製造方法 |
-
1983
- 1983-01-24 JP JP58008775A patent/JPS59135783A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135783A (ja) | 1984-08-04 |
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