JPS63129666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63129666A JPS63129666A JP27540686A JP27540686A JPS63129666A JP S63129666 A JPS63129666 A JP S63129666A JP 27540686 A JP27540686 A JP 27540686A JP 27540686 A JP27540686 A JP 27540686A JP S63129666 A JPS63129666 A JP S63129666A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000007772 electrode material Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 11
- 238000000206 photolithography Methods 0.000 abstract description 7
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 description 16
- 239000012535 impurity Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特にゲート電
極の製造方法に関するものである。
極の製造方法に関するものである。
（従来の技術）
一般にＭＯＳＦＥＴ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｅｒ ）は、チャネル長を短くしていく
と、しきい値電圧のシフト、相互コンダクタンスの低下
、サブスレッショルド領域でのリークの増大といった特
性劣化を引き起こす。そこでこの特性劣化を防止するた
めの構造として、例えば文献、菅野卓雄監修香山晋偏「
超高速ＭｏＳデバイス」培風館９．４０−４３に開示さ
れるものがあり、その一つは通常ＬＤＤ （Ｌｉｇｈｔ
ｌｙ ＤｏｐｅｄＤｒａｉｎ ）構造とよばれているも
のである。第２図（ａ）〜（ｄ）は従来のＩ、ＤＤ構造
ＭＯ８ＦＥＴの製造方法を説明するための工程断面図で
あシ、これに従ってその製造方法を説明する。まず第２
図（、）に示すように、シリコン基板１０１に通常の選
択酸化法によってフィールド酸化膜１０２を作製し、素
子分離を行い、ｆ−）酸化膜１０３を成膜した後、全面
にゲート電極１０４となるポリシリコンを堆積し、その
上へゲート保護膜１０５となる酸化膜を作製し、通常の
フォトリソグラフィにてパターニングする。
ｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｅｒ ）は、チャネル長を短くしていく
と、しきい値電圧のシフト、相互コンダクタンスの低下
、サブスレッショルド領域でのリークの増大といった特
性劣化を引き起こす。そこでこの特性劣化を防止するた
めの構造として、例えば文献、菅野卓雄監修香山晋偏「
超高速ＭｏＳデバイス」培風館９．４０−４３に開示さ
れるものがあり、その一つは通常ＬＤＤ （Ｌｉｇｈｔ
ｌｙ ＤｏｐｅｄＤｒａｉｎ ）構造とよばれているも
のである。第２図（ａ）〜（ｄ）は従来のＩ、ＤＤ構造
ＭＯ８ＦＥＴの製造方法を説明するための工程断面図で
あシ、これに従ってその製造方法を説明する。まず第２
図（、）に示すように、シリコン基板１０１に通常の選
択酸化法によってフィールド酸化膜１０２を作製し、素
子分離を行い、ｆ−）酸化膜１０３を成膜した後、全面
にゲート電極１０４となるポリシリコンを堆積し、その
上へゲート保護膜１０５となる酸化膜を作製し、通常の
フォトリソグラフィにてパターニングする。
そして全面に第一のイオン注入をするとゲート電極１０
４およびフィールド酸化膜１０２の存在しない部分にの
み第一の不純物層（、−）が形成される。
４およびフィールド酸化膜１０２の存在しない部分にの
み第一の不純物層（、−）が形成される。
次に第２図（ｂ）に示すように、全面にＣＶＤ酸化膜１
１０を堆積する。次に第２図（ｃ）に示すように、反応
性イオンエツチング（ＲＩＥ）によってＣＶＤ酸化膜１
１０をゲート酸化膜１０３が露出するまでエツチングす
ると側壁１２０が形成できる。次に第２図（ｄ）に示す
ように、全面に第二のイオン注入および、熱処理を行い
、第一の不純物層（ｎ−）より濃度の濃い接合の深い第
二の不純物層（ｎ＋）が形成され完成する。
１０を堆積する。次に第２図（ｃ）に示すように、反応
性イオンエツチング（ＲＩＥ）によってＣＶＤ酸化膜１
１０をゲート酸化膜１０３が露出するまでエツチングす
ると側壁１２０が形成できる。次に第２図（ｄ）に示す
ように、全面に第二のイオン注入および、熱処理を行い
、第一の不純物層（ｎ−）より濃度の濃い接合の深い第
二の不純物層（ｎ＋）が形成され完成する。
（発明が解決しようとする問題点）
しかしながら、上記製造方法では、ｆ−）電極の形成に
際して通常のフォトリングラフィを用いているため、微
細に形成することが難しく、その結果、短チャネルのＭ
ＯＳＦＥＴを実現することができないという欠点があっ
た。
際して通常のフォトリングラフィを用いているため、微
細に形成することが難しく、その結果、短チャネルのＭ
ＯＳＦＥＴを実現することができないという欠点があっ
た。
そこでこの発明の目的は、従来のフォ） ＩＪノグラフ
ィに比べ、よシ短チャンネルのＦＥＴを容易に製造する
方法を提供することにある。
ィに比べ、よシ短チャンネルのＦＥＴを容易に製造する
方法を提供することにある。
（問題点を解決するための手段）
この発明は、前記問題点を解決するために、半導体基板
上へ第１絶縁膜を積層し、この第１絶縁膜の所定領域を
除去し、表面に選択除去可能な第２絶縁膜を積層し、こ
の第２絶縁膜を異方性エツチングにより一部除去するこ
とによって前記第１絶縁膜の側面にのみこの第２絶縁膜
の側壁を形成し、表面に？−）電極材を積層し、このゲ
ート電極材を平坦にエツチング除去することにより前記
側壁に囲まれた領域にのみｆ−）電極を形成するもので
ある。
上へ第１絶縁膜を積層し、この第１絶縁膜の所定領域を
除去し、表面に選択除去可能な第２絶縁膜を積層し、こ
の第２絶縁膜を異方性エツチングにより一部除去するこ
とによって前記第１絶縁膜の側面にのみこの第２絶縁膜
の側壁を形成し、表面に？−）電極材を積層し、このゲ
ート電極材を平坦にエツチング除去することにより前記
側壁に囲まれた領域にのみｆ−）電極を形成するもので
ある。
（作用）
以上のように、この発明によればＦＥＴのｒ−）電極の
形成に際し、基板上に積層した絶縁膜の所定領域をエツ
チング除去した後、この絶縁膜に側壁を形成し、この側
壁に囲まれた部分にセル７アライン的にゲート電極を形
成しているので、通常のフォトリングラフィによって形
成したｆ−）電極に比べ、より短かいｒ−ト長のゲート
電極を形成することができる。
形成に際し、基板上に積層した絶縁膜の所定領域をエツ
チング除去した後、この絶縁膜に側壁を形成し、この側
壁に囲まれた部分にセル７アライン的にゲート電極を形
成しているので、通常のフォトリングラフィによって形
成したｆ−）電極に比べ、より短かいｒ−ト長のゲート
電極を形成することができる。
（実施例）
第１図（、）〜（ｆ）はこの発明の詳細な説明するため
のＭＯＳＦＥＴの工程断面図であシ、以下図面を用いて
説明する。
のＭＯＳＦＥＴの工程断面図であシ、以下図面を用いて
説明する。
まず、第１図（ａ）に示すように、半導体基板１１、例
えばｐ型シリコン基板に通常の選択酸化法によってフィ
ールド酸化膜１２及びノ４ツド酸化膜１３を作製し、素
子分離を行い、全面に保護膜１４を堆積する。この保護
膜１４は最後にはすべて除去するため、その材質につい
ては限定さｎるものではないが、気相成長（ＣＶＤ）法
によって堆積したリンを含んだ酸化膜（ｐｓｃ）を−例
とする。その後、保護膜１４のゲート電極を形成する部
分を通常のフォトリングラフィにて除去する。このとき
、ＣＶＤ法によるＰＳＧからなる保護膜１４と、シリコ
ン基板Ｉｌ上に熱酸化によって形成したｌ？ラッド化膜
１３とのエツチング速度の差を利用して保護膜１４を除
去し、・母ツド酸化膜１３を残す。
えばｐ型シリコン基板に通常の選択酸化法によってフィ
ールド酸化膜１２及びノ４ツド酸化膜１３を作製し、素
子分離を行い、全面に保護膜１４を堆積する。この保護
膜１４は最後にはすべて除去するため、その材質につい
ては限定さｎるものではないが、気相成長（ＣＶＤ）法
によって堆積したリンを含んだ酸化膜（ｐｓｃ）を−例
とする。その後、保護膜１４のゲート電極を形成する部
分を通常のフォトリングラフィにて除去する。このとき
、ＣＶＤ法によるＰＳＧからなる保護膜１４と、シリコ
ン基板Ｉｌ上に熱酸化によって形成したｌ？ラッド化膜
１３とのエツチング速度の差を利用して保護膜１４を除
去し、・母ツド酸化膜１３を残す。
次に、第１図（ｂ）に示すように、全面に保護膜１４と
異なる選択除去可能な材料からなる膜、例えば窒化膜を
表面に堆積し、反応性イオンエツチング（ＲＩＥ）法に
よって保護膜Ｉ４が露出するまでエツチングすると、窒
化膜の側壁２１が形成できる。
異なる選択除去可能な材料からなる膜、例えば窒化膜を
表面に堆積し、反応性イオンエツチング（ＲＩＥ）法に
よって保護膜Ｉ４が露出するまでエツチングすると、窒
化膜の側壁２１が形成できる。
次に、熱酸化法によってゲート酸化膜２２を形成した後
、全面にゲート電極となる材料例えばポリシリコンを全
面に堆積し、さらにレジストを全面に塗布し、表面を平
坦化した後、レジストとポリシリコンとのエツチング速
度が等しくなるような条件で全面を平坦にエツチング（
エッチパック）し、保護膜１４が露出したとき、エツチ
ングを停止することにより、第１図（ｃ）に示すように
、側壁２１に囲まれた領域にポリシリコンが残り、ゲー
ト電極３１が形成できる。
、全面にゲート電極となる材料例えばポリシリコンを全
面に堆積し、さらにレジストを全面に塗布し、表面を平
坦化した後、レジストとポリシリコンとのエツチング速
度が等しくなるような条件で全面を平坦にエツチング（
エッチパック）し、保護膜１４が露出したとき、エツチ
ングを停止することにより、第１図（ｃ）に示すように
、側壁２１に囲まれた領域にポリシリコンが残り、ゲー
ト電極３１が形成できる。
次に第１図（ｄ）に示すように、保護膜１４を除去する
。この際、前述のようにエツチング速度の差を利用して
パッド酸化膜１３を残しても良いが、シリコン基板１１
が露出するまでエツチングし、改めて熱酸化を行うと、
同時に？−）電極３１上へゲート保護膜３２が形成でき
る。その後ソース、ドレイン領域を形成するためＡｓ等
のイオン注入を行うことによシ、高濃度の第１不純物領
域３３を形成する。
。この際、前述のようにエツチング速度の差を利用して
パッド酸化膜１３を残しても良いが、シリコン基板１１
が露出するまでエツチングし、改めて熱酸化を行うと、
同時に？−）電極３１上へゲート保護膜３２が形成でき
る。その後ソース、ドレイン領域を形成するためＡｓ等
のイオン注入を行うことによシ、高濃度の第１不純物領
域３３を形成する。
次に第１図（，１に示すように、側壁２Ｉをエツチング
で除去した後、第１不純物領域３３より低濃度にＡｓ、
Ｐ等をイオン注入することにより、低濃度の第２不純物
領域３４を形成する。
で除去した後、第１不純物領域３３より低濃度にＡｓ、
Ｐ等をイオン注入することにより、低濃度の第２不純物
領域３４を形成する。
次に、第１図（ｆ）に示すように、熱処理を行うと接合
の深い、高濃度不純物のｎ＋領域４１と、接合の浅い、
低濃度不純物のｎ−領域４２が形成される。
の深い、高濃度不純物のｎ＋領域４１と、接合の浅い、
低濃度不純物のｎ−領域４２が形成される。
以上、詳細に説明したようにこの発明の実施例によれば
、ゲート電極の形成に際し、通常の７ｆトリノグラフイ
工程で保護膜をエツチングし、その保護膜に側壁を形成
し、その側壁に囲まれた部分にセルファラインでデート
電極を形成したため通常のフォトリソグラフィ技術で形
成可能なケ９−ト電極に比べ、より短かいゲート長（例
えば通常フォトリノダラフィの最少寸法を０．８８ｍ１
側壁幅を０．２μｍとすれば０．４μｍ）のゲート電極
が容易に製作可能となり、ＭＯＳ ）ランジスタの微細
化、ＶＬＳ Ｉの高集積化が可能となる。
、ゲート電極の形成に際し、通常の７ｆトリノグラフイ
工程で保護膜をエツチングし、その保護膜に側壁を形成
し、その側壁に囲まれた部分にセルファラインでデート
電極を形成したため通常のフォトリソグラフィ技術で形
成可能なケ９−ト電極に比べ、より短かいゲート長（例
えば通常フォトリノダラフィの最少寸法を０．８８ｍ１
側壁幅を０．２μｍとすれば０．４μｍ）のゲート電極
が容易に製作可能となり、ＭＯＳ ）ランジスタの微細
化、ＶＬＳ Ｉの高集積化が可能となる。
また、短ゲート長のｆ−）電極を形成するために用いた
側壁は、 ＬＤＤ構造ＭＯ３ＦＥＴ形成のためのマスク
として用いることができ、セル７アライン的にｎ＋領領
域びｎ−領域を容易に形成することができる。
側壁は、 ＬＤＤ構造ＭＯ３ＦＥＴ形成のためのマスク
として用いることができ、セル７アライン的にｎ＋領領
域びｎ−領域を容易に形成することができる。
尚、この発明の実施例ではシリコン基板を用いたＭＯＳ
ＦＥＴの製造方法について述べ念が、半絶縁性ＧａＡｓ
基板を用いたショットキｒ−）型ＦＥＴでも同様の効果
を得ることができる。その製造方法は、半絶縁性ＧａＡ
ｓ基板に通常の方法によりｎ型のチャネル領域を形成し
た後、本発明の実施例で述べたように、保護膜を積層し
この保護膜のゲート電極形成予定領域を除去した後、こ
の保護膜に側壁を形成し、この側壁に囲まれた耐熱性の
ショットキダ−ト電極を形成し、前記保護膜を除去した
後、通常の方法により、前記側壁及びショットキゲート
電極をマスクとしてイオン注入し熱処理することによ５
ｎ＋５Ｏソース・ドレイン領域を形成すればよい。
ＦＥＴの製造方法について述べ念が、半絶縁性ＧａＡｓ
基板を用いたショットキｒ−）型ＦＥＴでも同様の効果
を得ることができる。その製造方法は、半絶縁性ＧａＡ
ｓ基板に通常の方法によりｎ型のチャネル領域を形成し
た後、本発明の実施例で述べたように、保護膜を積層し
この保護膜のゲート電極形成予定領域を除去した後、こ
の保護膜に側壁を形成し、この側壁に囲まれた耐熱性の
ショットキダ−ト電極を形成し、前記保護膜を除去した
後、通常の方法により、前記側壁及びショットキゲート
電極をマスクとしてイオン注入し熱処理することによ５
ｎ＋５Ｏソース・ドレイン領域を形成すればよい。
（発明の効果）
以上詳細に説明したように、この発明によればＦＥＴの
ゲート電極の形成に際し、基板上に積層した絶縁膜の所
定領域をエツチング除去した後、この絶縁膜に側壁を形
成し、全面にゲート電極材を積層しエツチングすること
により、この側壁に囲まれた部分にセルファライン的に
ゲート電極を形成しているので、短ゲート長のゲート電
極を容易に形成することができ、 ＦＥＴの微細化、高
集積化゛が可能となる。さらに、前記側壁はＬＤＤ構造
のＭＯＳＦＥＴ 、あるいは、ショットキゲート電極か
ら離間したソース・ドレイン領域を有するショットキゲ
ート型ＦＥＴの製造に用いることができる。
ゲート電極の形成に際し、基板上に積層した絶縁膜の所
定領域をエツチング除去した後、この絶縁膜に側壁を形
成し、全面にゲート電極材を積層しエツチングすること
により、この側壁に囲まれた部分にセルファライン的に
ゲート電極を形成しているので、短ゲート長のゲート電
極を容易に形成することができ、 ＦＥＴの微細化、高
集積化゛が可能となる。さらに、前記側壁はＬＤＤ構造
のＭＯＳＦＥＴ 、あるいは、ショットキゲート電極か
ら離間したソース・ドレイン領域を有するショットキゲ
ート型ＦＥＴの製造に用いることができる。
第１図（、）〜（ｆ）はこの発明の詳細な説明するため
のＭＯＳＦＥＴの工程断面図であシ、第２図（ａ）〜（
ｄ）は従来のＬＤＤ構造ＭＯ８ＦＥＴの製造方法を説明
するための工程断面図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・パッド酸化膜、１４・・・保護膜、２１・
・・側壁。 ２２・・・ケ゛−ト酸化膜、３１・・・ゲート電極、３
２・・・ｙ−ト保護膜、３３・・・第１不純物領域、３
４・・・第２不純物領域、４１・・・ｎ＋領領域４２・
・・ｎ−領域。 特許 出 願 人 沖電気工業株式会社２２：’ｆ”−
Ｊ酸化厘 本発明大旗例ＱＭＯＳ ＦＥＴの工Ｊ！曲面図第１図 Ａ＼％ 明＊ 脚イｙす／１Ｍ０ｓＦＥＴめエイＫ Ｋ
ｆｒ ｆｍ ａ第１図
のＭＯＳＦＥＴの工程断面図であシ、第２図（ａ）〜（
ｄ）は従来のＬＤＤ構造ＭＯ８ＦＥＴの製造方法を説明
するための工程断面図である。 １１・・・シリコン基板、１２・・・フィールド酸化膜
、１３・・・パッド酸化膜、１４・・・保護膜、２１・
・・側壁。 ２２・・・ケ゛−ト酸化膜、３１・・・ゲート電極、３
２・・・ｙ−ト保護膜、３３・・・第１不純物領域、３
４・・・第２不純物領域、４１・・・ｎ＋領領域４２・
・・ｎ−領域。 特許 出 願 人 沖電気工業株式会社２２：’ｆ”−
Ｊ酸化厘 本発明大旗例ＱＭＯＳ ＦＥＴの工Ｊ！曲面図第１図 Ａ＼％ 明＊ 脚イｙす／１Ｍ０ｓＦＥＴめエイＫ Ｋ
ｆｒ ｆｍ ａ第１図
Claims (1)
- 【特許請求の範囲】 半導体基板上へ第１絶縁膜を積層する工程と、該第１
絶縁膜の所定領域を除去する工程と、表面に選択除去可
能な第２絶縁膜を積層する工程と、 該第２絶縁膜を異方性エッチングにより一部除去するこ
とによって前記第１絶縁膜の側面に側壁を形成する工程
と、 表面にゲート電極材を積層する工程と、 該ゲート電極材を平坦にエッチング除去することにより
前記側壁に囲まれた領域にのみゲート電極を形成する工
程とを備えてなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27540686A JPS63129666A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27540686A JPS63129666A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129666A true JPS63129666A (ja) | 1988-06-02 |
Family
ID=17555051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27540686A Pending JPS63129666A (ja) | 1986-11-20 | 1986-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980052498A (ko) * | 1996-12-24 | 1998-09-25 | 김영환 | 트랜지스터 제조 방법 |
| JP2012018166A (ja) * | 2010-07-09 | 2012-01-26 | Robert Bosch Gmbh | 化学的感受性電界効果トランジスタのための製造方法 |
-
1986
- 1986-11-20 JP JP27540686A patent/JPS63129666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980052498A (ko) * | 1996-12-24 | 1998-09-25 | 김영환 | 트랜지스터 제조 방법 |
| JP2012018166A (ja) * | 2010-07-09 | 2012-01-26 | Robert Bosch Gmbh | 化学的感受性電界効果トランジスタのための製造方法 |
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