JPS63102425A - 多重マルチフレ−ム同期検出回路 - Google Patents
多重マルチフレ−ム同期検出回路Info
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- JPS63102425A JPS63102425A JP61248012A JP24801286A JPS63102425A JP S63102425 A JPS63102425 A JP S63102425A JP 61248012 A JP61248012 A JP 61248012A JP 24801286 A JP24801286 A JP 24801286A JP S63102425 A JPS63102425 A JP S63102425A
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- 238000001514 detection method Methods 0.000 title claims abstract description 43
- 238000000605 extraction Methods 0.000 claims abstract description 13
- 239000000284 extract Substances 0.000 claims abstract description 4
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 abstract description 4
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000008094 contradictory effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- GMVPRGQOIOIIMI-DODZYUBVSA-N 7-[(1R,2R,3R)-3-hydroxy-2-[(3S)-3-hydroxyoct-1-enyl]-5-oxocyclopentyl]heptanoic acid Chemical compound CCCCC[C@H](O)C=C[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DODZYUBVSA-N 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000021110 pickles Nutrition 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ハイウェイ上の各フレーム内の各ビットを順次抽出し、
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
本発明は、多種類のマルチフレーム形式で伝送されるハ
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
第5図は本発明の対象となるフレーム構成の一例を示す
図であり、第6図は第5図における信号情報構成の一例
を示す図である。
図であり、第6図は第5図における信号情報構成の一例
を示す図である。
第5図において、ハイウェイ上を所定周期で伝送される
フレームFは、それぞれ8ビツトから構成されるタイム
スロットTSO乃至TSnにより構成されている。
フレームFは、それぞれ8ビツトから構成されるタイム
スロットTSO乃至TSnにより構成されている。
各フレームFの、タイムスロットTSIおよびタイムス
ロット下S3乃至TSnは、それぞれ各チャネルの音声
情報を伝送し、タイムスロッ1−TSOおよびTS2は
、各チャネルの空塞或いは起動/復旧を示す監視信号等
、比較的変化周期の遅い(例えば数百ミリ秒程度)信号
情報の伝送に使用される。
ロット下S3乃至TSnは、それぞれ各チャネルの音声
情報を伝送し、タイムスロッ1−TSOおよびTS2は
、各チャネルの空塞或いは起動/復旧を示す監視信号等
、比較的変化周期の遅い(例えば数百ミリ秒程度)信号
情報の伝送に使用される。
従ってタイムスロットTSOは8マルチフレーム構成を
採り、各タイムスロット内の5個のピッ1−b3乃至b
7を使用することにより、30個の信号(i?報を伝送
し、タイムスロットTS2は16マルチフレーム構成を
採り、各タイムスロット内の5個のピッ1−b3乃至b
7を使用することにより、60個の信号情報を伝送する
ことが可能となる。
採り、各タイムスロット内の5個のピッ1−b3乃至b
7を使用することにより、30個の信号(i?報を伝送
し、タイムスロットTS2は16マルチフレーム構成を
採り、各タイムスロット内の5個のピッ1−b3乃至b
7を使用することにより、60個の信号情報を伝送する
ことが可能となる。
なおマルチフレームの基準フレームを示すマルチフレー
ム同期ビットMFは、各タイムスロットTSOおよびT
S2内の各ピッ1−b3乃至b7毎に独立に設定されて
おり、8フレーム毎に論理値を反転することにより他の
信号情報と区別している。
ム同期ビットMFは、各タイムスロットTSOおよびT
S2内の各ピッ1−b3乃至b7毎に独立に設定されて
おり、8フレーム毎に論理値を反転することにより他の
信号情報と区別している。
第5図および第6図において、MFは論理“l”のマル
チフレーム同期ビットを示し、MFnは論理“0”のマ
ルチフレーム同期ビットを示す。
チフレーム同期ビットを示し、MFnは論理“0”のマ
ルチフレーム同期ビットを示す。
またSl乃至530(8マルチフレーム)およびSl乃
至560(16マルチフレーム)は、それぞれ30個或
いは60個の信号情報を伝送する信号ビットを示す。
至560(16マルチフレーム)は、それぞれ30個或
いは60個の信号情報を伝送する信号ビットを示す。
第7図は従来あるマルチフレーム同期検出回路の一例を
示す図である。
示す図である。
第7図において、ハイウェイlは第5図および第6図に
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
タイミング作成回路4−1は、ハイウェイ1のフレーム
周期毎に指定された1ビット到着時間領域だけ、ゲート
2−1に導通信号を伝達する。その結果ゲート2−1は
、ハイウェイ1の各フレームFの内、タイミング作成回
路4−1により指定された1ビツトが到着する時間領域
だけ導通状態となり、指定されたビットのみをシフトレ
ジスタ6−1および排他論理和回路8−1に伝達させる
。
周期毎に指定された1ビット到着時間領域だけ、ゲート
2−1に導通信号を伝達する。その結果ゲート2−1は
、ハイウェイ1の各フレームFの内、タイミング作成回
路4−1により指定された1ビツトが到着する時間領域
だけ導通状態となり、指定されたビットのみをシフトレ
ジスタ6−1および排他論理和回路8−1に伝達させる
。
シフトレジスタ6−1は、入力端子■から入力される1
ビツトに、8フレ一ム分の遅延を与えた後、出力端子Q
8から出力し、排他論理和回路8−1に伝達する。
ビツトに、8フレ一ム分の遅延を与えた後、出力端子Q
8から出力し、排他論理和回路8−1に伝達する。
排他論理和回路8−1は、ゲート2−1から伝達された
1ビツトと、シフトレジスタ6−1から伝達された8フ
レーム遅延後の1ビツトとの論理値が互いに相反する場
合には、検出信号10−1を出力する。
1ビツトと、シフトレジスタ6−1から伝達された8フ
レーム遅延後の1ビツトとの論理値が互いに相反する場
合には、検出信号10−1を出力する。
従って、検出信号10−1が数マルチフレームに渡って
安定して出力される場合には、タイミング作成回路4−
1により指定された1ビツトは、8マルチフレームのマ
ルチフレーム同期ビットMFであることとなる。
安定して出力される場合には、タイミング作成回路4−
1により指定された1ビツトは、8マルチフレームのマ
ルチフレーム同期ビットMFであることとなる。
以下同様にタイミング作成回路4−2乃至4−5をそれ
ぞれ異なるビットを指定させてゲート2−2乃至2−5
にそれぞれ1ビツトを抽出させ、シフトレジスタ6−2
乃至6−5および排他論理和回路8−2乃至8−5によ
り検出信号10−2乃至1O−5を出力させることによ
り、ハイウェイ1上のタイムスロットTSOの5個のビ
ットb3乃至b7のマルチフレーム同期ビットMFを検
出することが可能となる。
ぞれ異なるビットを指定させてゲート2−2乃至2−5
にそれぞれ1ビツトを抽出させ、シフトレジスタ6−2
乃至6−5および排他論理和回路8−2乃至8−5によ
り検出信号10−2乃至1O−5を出力させることによ
り、ハイウェイ1上のタイムスロットTSOの5個のビ
ットb3乃至b7のマルチフレーム同期ビットMFを検
出することが可能となる。
次にタイミング作成回路5−1は、ハイウェイ1のフレ
ーム周期毎に指定された1ビット到着時間領域だけ、ゲ
ー)3−1に導通信号を伝達する。
ーム周期毎に指定された1ビット到着時間領域だけ、ゲ
ー)3−1に導通信号を伝達する。
その結果ゲート3−1は、ハイウェイlの各フレームF
の内、タイミング作成回路5−1により指定された1ビ
ツトが到着する時間領域だけ導通状態となり、指定され
たビットのみをシフトレジスタフ−1および排他論理和
回路9−1に伝達させる。
の内、タイミング作成回路5−1により指定された1ビ
ツトが到着する時間領域だけ導通状態となり、指定され
たビットのみをシフトレジスタフ−1および排他論理和
回路9−1に伝達させる。
シフトレジスタ7−1は、入力端子■から入力される1
ビツトに、16フレ一ム分の遅延を与えた後、出力端子
Q16から出力し、排他論理和回路9−1に伝達する。
ビツトに、16フレ一ム分の遅延を与えた後、出力端子
Q16から出力し、排他論理和回路9−1に伝達する。
排他論理和回路9−1は、ゲート3−1から伝達された
1ビツトと、シフトレジスタ7−1から伝達された16
フレーム遅延後の1ビツトとの論理値が互いに相反する
場合には、検出信号11−1を出力する。
1ビツトと、シフトレジスタ7−1から伝達された16
フレーム遅延後の1ビツトとの論理値が互いに相反する
場合には、検出信号11−1を出力する。
従って、検出信号11−1が数マルチフレームに渡って
安定して出力される場合には、タイミング作成回路5−
1により指定された1ピントは、16マルチフレームの
マルチフレーム同期ビットMFであることとなる。
安定して出力される場合には、タイミング作成回路5−
1により指定された1ピントは、16マルチフレームの
マルチフレーム同期ビットMFであることとなる。
以下同様にタイミング作成回路5−2乃至5−5をそれ
ぞれ異なるビットを指定させてゲート3−2乃至3−5
にそれぞれ1ビツトを抽出させ、シフトレジスタ7−2
乃至7−5および排他論理和回路9−2乃至9−5によ
り検出信号11−2乃至11−5を出力させることによ
り、ハイウェイ1上のタイムスロットTS2の5個のビ
ットb3乃至b7のマルチフレーム同期ビットMFを検
出することが可能となる。
ぞれ異なるビットを指定させてゲート3−2乃至3−5
にそれぞれ1ビツトを抽出させ、シフトレジスタ7−2
乃至7−5および排他論理和回路9−2乃至9−5によ
り検出信号11−2乃至11−5を出力させることによ
り、ハイウェイ1上のタイムスロットTS2の5個のビ
ットb3乃至b7のマルチフレーム同期ビットMFを検
出することが可能となる。
以上の説明から明らかな如く、従来あるマルチフレーム
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち8マルチフレーム構成の5個のビ
ットに対応するマルチフレーム同期ビット、並びに16
マルチフレーム構成の5個のビットに対応するマルチフ
レーム同期ビット毎に、ゲート2−1乃至2−5および
3−1乃至3−5、タイミング作成回路4−1乃至4−
5および5−1乃至5−5、シフトレジスフ6−1乃至
6−5および7−1乃至7−5、排他論理和回路8−1
乃至8−5および9−1乃至9−5を設ける必要があり
、マルチフレームの種類が増加するに伴い、°マルチフ
レーム同期検出回路は大形・複雑となり、経済性が損な
われる恐れがあった。
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち8マルチフレーム構成の5個のビ
ットに対応するマルチフレーム同期ビット、並びに16
マルチフレーム構成の5個のビットに対応するマルチフ
レーム同期ビット毎に、ゲート2−1乃至2−5および
3−1乃至3−5、タイミング作成回路4−1乃至4−
5および5−1乃至5−5、シフトレジスフ6−1乃至
6−5および7−1乃至7−5、排他論理和回路8−1
乃至8−5および9−1乃至9−5を設ける必要があり
、マルチフレームの種類が増加するに伴い、°マルチフ
レーム同期検出回路は大形・複雑となり、経済性が損な
われる恐れがあった。
第1図は本発明の原理を示す図である。
第1図において、100は本発明により設けられ、ハイ
ウェイ1上の各フレーム内の指定ビットを抽出するビッ
ト抽出手段である。
ウェイ1上の各フレーム内の指定ビットを抽出するビッ
ト抽出手段である。
200は本発明により設けられ、ビット抽出手段100
により抽出されたビットを指定フレーム数だけ遅延させ
る遅延手段である。
により抽出されたビットを指定フレーム数だけ遅延させ
る遅延手段である。
300は本発明により設けられ、ビット抽出手段100
が抽出したビットと、遅延手段200が遅延・させたビ
ットとからマルチフレーム同期ビットを検出するマルチ
フレーム同期ビット検出手段である。
が抽出したビットと、遅延手段200が遅延・させたビ
ットとからマルチフレーム同期ビットを検出するマルチ
フレーム同期ビット検出手段である。
400は本発明により設けられ、ビット抽出手段100
がビットを抽出するタイミングと、遅延手段200がビ
ットを遅延させるフレーム数とを制御するタイミング制
御手段である。
がビットを抽出するタイミングと、遅延手段200がビ
ットを遅延させるフレーム数とを制御するタイミング制
御手段である。
500は本発明により設けられ、マルチフレーム同期ビ
ット検出手段300がマルチフレーム同期ビットを検出
した時点と、タイミング制御手段400がビット抽出手
段100および遅延手段200に指定したタイミングお
よびフレーム数を記憶する記憶手段である。
ット検出手段300がマルチフレーム同期ビットを検出
した時点と、タイミング制御手段400がビット抽出手
段100および遅延手段200に指定したタイミングお
よびフレーム数を記憶する記憶手段である。
タイミング制御手段400は、ハイウェイ1上の各フレ
ーム内の各ビットをビット抽出手段100に抽出させ、
更に遅延手段200に遅延フレーム数を種々変化させ、
マルチフレーム同期ビット検出手段300によりマルチ
フレーム同期ビットの有無を検査し、記憶手段500に
記憶させる。
ーム内の各ビットをビット抽出手段100に抽出させ、
更に遅延手段200に遅延フレーム数を種々変化させ、
マルチフレーム同期ビット検出手段300によりマルチ
フレーム同期ビットの有無を検査し、記憶手段500に
記憶させる。
従って一組のビット抽出手段100、遅延手段200お
よびマルチフレーム同期ビット検出手段300により、
ハイウェイ1上の多種類、複数のマルチフレーム同期ビ
ットを総て検出可能となり、当該マルチフレーム同期検
出回路の経済性を向上することが可能となる。
よびマルチフレーム同期ビット検出手段300により、
ハイウェイ1上の多種類、複数のマルチフレーム同期ビ
ットを総て検出可能となり、当該マルチフレーム同期検
出回路の経済性を向上することが可能となる。
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例による多重マルチフレーム同
期検出回路を示す図であり、第3図は第2図におけるマ
ルチフレーム同期検出過程の一例を示す図であり、第4
図は第2図におけるマルチフレーム同期外れ検出過程の
一例を示す図である。
期検出回路を示す図であり、第3図は第2図におけるマ
ルチフレーム同期検出過程の一例を示す図であり、第4
図は第2図におけるマルチフレーム同期外れ検出過程の
一例を示す図である。
なお、全図を通じて同一符号は同一対象物を示す。
また対象とするフレーム構成および信号情報構成は、そ
れぞれ第5図および第6図に示す通りとする。
れぞれ第5図および第6図に示す通りとする。
第2図においては、ビット抽出手段100としてゲート
22が、遅延手段200としてシフトレジスタ24およ
びゲート25−1乃至25−nが、マルチフレーム同期
ビット検出手段300として排他論理和回路27−1乃
至27−nおよびレジスタ29が、タイミング制御手段
400としてマイクロプロセッサ32、ビットタイミン
グ作成回路23およびマルチフレームタイミング作成回
路26が、記憶手段500としてマルチフレーム同期タ
イミングメモリ34が、それぞれ設けられている。なお
信号情報レジスタ30および信号情報メモリ35は、マ
ルチフレーム同期が検出された信号情報を、図示されぬ
上位処理装置へ伝達する手段であり、マイクロプログラ
ムメモリ33はマイクロプロセッサ32の動作を制御す
るマイクロプログラムを格納する手段である。
22が、遅延手段200としてシフトレジスタ24およ
びゲート25−1乃至25−nが、マルチフレーム同期
ビット検出手段300として排他論理和回路27−1乃
至27−nおよびレジスタ29が、タイミング制御手段
400としてマイクロプロセッサ32、ビットタイミン
グ作成回路23およびマルチフレームタイミング作成回
路26が、記憶手段500としてマルチフレーム同期タ
イミングメモリ34が、それぞれ設けられている。なお
信号情報レジスタ30および信号情報メモリ35は、マ
ルチフレーム同期が検出された信号情報を、図示されぬ
上位処理装置へ伝達する手段であり、マイクロプログラ
ムメモリ33はマイクロプロセッサ32の動作を制御す
るマイクロプログラムを格納する手段である。
第2図および第3図において、多重マルチフレーム同期
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ32はビットタイミング作成回路23
にハイウェイ21上の各フレームFの、タイムスロット
TSOのビットbOを抽出するタイミングを指定する。
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ32はビットタイミング作成回路23
にハイウェイ21上の各フレームFの、タイムスロット
TSOのビットbOを抽出するタイミングを指定する。
ビットタイミング作成回路23は、マイクロプロセッサ
32から指定されたタイミングで、ゲート22に導通信
号を伝達する。その結果ゲート22はハイウェイ21上
の各フレームFから、タイムスロットTSOのビットb
oの到着時間領域だけ導通状態となり、タイムスロット
TSOのピント1:IOのみを抽出し、シフトレジスタ
24および排他論理和回路27−1乃至27−nに伝達
する。
32から指定されたタイミングで、ゲート22に導通信
号を伝達する。その結果ゲート22はハイウェイ21上
の各フレームFから、タイムスロットTSOのビットb
oの到着時間領域だけ導通状態となり、タイムスロット
TSOのピント1:IOのみを抽出し、シフトレジスタ
24および排他論理和回路27−1乃至27−nに伝達
する。
シフトレジスタ24は、入力端子Iから入力されるビッ
トbOを1フレーム乃至nフレーム遅延させ、出力端子
Ql乃至Qnから出力させる。
トbOを1フレーム乃至nフレーム遅延させ、出力端子
Ql乃至Qnから出力させる。
かかる状態で、マイクロプロセッサ32はマルチフレー
ムタイミング作成回路26に対し、マルチフレーム数「
2」を指定する。
ムタイミング作成回路26に対し、マルチフレーム数「
2」を指定する。
マルチフレームタイミング作成回路26は、マイクロプ
ロセッサ32から指定されたマルチフレーム数「2」に
対応して、ゲー)25−1に導通信号を伝達する。その
結果複数のゲート25−1乃至25−nの内、ゲート2
5−1のみが導通状態となり、シフトレジスタ24の出
力端子Qlから出力される1フレーム遅延されたタイム
スロットTSOのビットbOが、排他論理和回路27−
1に伝達される。
ロセッサ32から指定されたマルチフレーム数「2」に
対応して、ゲー)25−1に導通信号を伝達する。その
結果複数のゲート25−1乃至25−nの内、ゲート2
5−1のみが導通状態となり、シフトレジスタ24の出
力端子Qlから出力される1フレーム遅延されたタイム
スロットTSOのビットbOが、排他論理和回路27−
1に伝達される。
排他論理和回路27−1は、ゲート22から伝達される
タイムスロットTSOのビットbOと、ゲート25−1
から伝達される1フレーム遅延後のタイムスロットTS
OのビットbOとの論理値が相反する場合に検出信号2
8−1を出力する。
タイムスロットTSOのビットbOと、ゲート25−1
から伝達される1フレーム遅延後のタイムスロットTS
OのビットbOとの論理値が相反する場合に検出信号2
8−1を出力する。
従ってタイムスロットTSOのビットboにマルチフレ
ーム数「2」のマルチフレーム同期ヒツトMFが存在し
なければ、排他論理和回路27−1から検出信号28−
1が出力されることは無い。
ーム数「2」のマルチフレーム同期ヒツトMFが存在し
なければ、排他論理和回路27−1から検出信号28−
1が出力されることは無い。
マルチフレーム数「2」のマルチフレーム同期ビットM
Fが存在しないことを確認したマイクロプロセッサ32
は、次にマルチフレームタイミング作成回路26に対し
てマルチフレーム数「3」を指定し、マルチフレームタ
イミング作成回路26にゲー)25−2に導通信号を伝
達させ、ゲート25−2にシフトレジスタ24の出力端
子Q−2から出力される2フレーム遅延されたタイムス
ロッ)TSOのビットbOを排他論理和回路27−2に
伝達させる。
Fが存在しないことを確認したマイクロプロセッサ32
は、次にマルチフレームタイミング作成回路26に対し
てマルチフレーム数「3」を指定し、マルチフレームタ
イミング作成回路26にゲー)25−2に導通信号を伝
達させ、ゲート25−2にシフトレジスタ24の出力端
子Q−2から出力される2フレーム遅延されたタイムス
ロッ)TSOのビットbOを排他論理和回路27−2に
伝達させる。
排他論理和回路27−2は、タイムスロットTSOのビ
ットbOにマルチフレーム数「3」のマルチフレーム同
期ビットMFが存在しなければ、検出信号28−2を出
力することは無い。
ットbOにマルチフレーム数「3」のマルチフレーム同
期ビットMFが存在しなければ、検出信号28−2を出
力することは無い。
以下同様にして、マイクロプロセッサ32はマルチフレ
ームタイミング作成回路26にマルチフレーム数「4」
乃至rn+IJを伝達し、タイムスロットTSOのビッ
トbOにマルチフレーム同期ビットMFが存在するか否
かを検査する。
ームタイミング作成回路26にマルチフレーム数「4」
乃至rn+IJを伝達し、タイムスロットTSOのビッ
トbOにマルチフレーム同期ビットMFが存在するか否
かを検査する。
タイムスロットTSOのビットbOに、マルチフレーム
数「2」乃至rn+lJのマルチフレーム同期ビットM
Fが存在しないことを確認したマイクロプロセッサ32
は、次にビットタイミング作成回路23に対し、ハイウ
ェイ21上の各フレームFの、タイムスロットTSOの
ビットblを抽出するタイミングを指定した後、前述と
同様にマルチフレームタイミング作成回路26にマルチ
フレーム数「2」乃至rn+IJを指定し、タイムスロ
ットTSOのビットblにマルチフレーム同期ビットM
Fが存在するか否かを検査する。
数「2」乃至rn+lJのマルチフレーム同期ビットM
Fが存在しないことを確認したマイクロプロセッサ32
は、次にビットタイミング作成回路23に対し、ハイウ
ェイ21上の各フレームFの、タイムスロットTSOの
ビットblを抽出するタイミングを指定した後、前述と
同様にマルチフレームタイミング作成回路26にマルチ
フレーム数「2」乃至rn+IJを指定し、タイムスロ
ットTSOのビットblにマルチフレーム同期ビットM
Fが存在するか否かを検査する。
以下同様にして、マイクロプロセッサ32は、ビットタ
イミング作成回路23に対して、ハイウェイ21上の各
フレームFの最終タイムスロットTSnのピッ1−b7
迄を抽出するタイミングを順次指定し、マルチフレーム
数「2」乃至rn+1」のマルチフレーム同期ビットM
Fの有無を検査する(第3図ステップSll乃至514
)。
イミング作成回路23に対して、ハイウェイ21上の各
フレームFの最終タイムスロットTSnのピッ1−b7
迄を抽出するタイミングを順次指定し、マルチフレーム
数「2」乃至rn+1」のマルチフレーム同期ビットM
Fの有無を検査する(第3図ステップSll乃至514
)。
第5図および第6図に示されるフレーム構成および信号
情報構成においては、タイムスロットTSOのビットb
3乃至ビットb7にそれぞれマルチフレーム数「8」の
マルチフレーム同期ビットMFが存在することが検出さ
れ、またタイムスロットTS2のビットb3乃至ビット
b7にそれぞれマルチフレーム数「16」のマルチフレ
ーム同期ピッl−MFが存在することが検出される。
情報構成においては、タイムスロットTSOのビットb
3乃至ビットb7にそれぞれマルチフレーム数「8」の
マルチフレーム同期ビットMFが存在することが検出さ
れ、またタイムスロットTS2のビットb3乃至ビット
b7にそれぞれマルチフレーム数「16」のマルチフレ
ーム同期ピッl−MFが存在することが検出される。
マイクロプロセッサ32は、マルチフレーム同期ビット
MFが検出されたタイムスロット、ビット、マルチフレ
ーム数および検出時点等のマルチフレーム同期タイミン
グをマルチフレーム同期タイミングメモリ34に記憶す
る(ステップ315)。
MFが検出されたタイムスロット、ビット、マルチフレ
ーム数および検出時点等のマルチフレーム同期タイミン
グをマルチフレーム同期タイミングメモリ34に記憶す
る(ステップ315)。
更にマイクロプロセッサ32は、マルチフレーム同期タ
イミングメモリ34に記憶したマルチフレーム同期タイ
ミングに基づき、同期外れが無いかを一定時間監視しく
ステップ516)、総て同期外れの無いことが確認され
ると、マルチフレーム同期検出過程を終了する(ステッ
プS17および818)。
イミングメモリ34に記憶したマルチフレーム同期タイ
ミングに基づき、同期外れが無いかを一定時間監視しく
ステップ516)、総て同期外れの無いことが確認され
ると、マルチフレーム同期検出過程を終了する(ステッ
プS17および818)。
かかる状態で、マイクロプロセッサ32はマルチフレー
ム同期タイミングメモリ34に記憶されたマルチフレー
ム同期タイミングをビットタイミング作成回路23に指
定し、ゲート22を介してタイムスロットTSOのビッ
トb3乃至ビットb7により伝送される総ての信号情報
に相当する信号ビットS1乃至S30、並びにタイムス
ロットTS2のビットb3乃至ビットb7により伝送さ
れる総ての信号情報に相当する信号ピッ1−3l乃至S
60を、シフトレジスタ24および信号情報レジスタ3
0を介して信号情報メモリ35に蓄積し、図示されぬ上
位処理装置から読取り指示が伝達された際に、レジスタ
36を介して信号情報メモリ35の蓄積内容(信号情報
)を伝達する。
ム同期タイミングメモリ34に記憶されたマルチフレー
ム同期タイミングをビットタイミング作成回路23に指
定し、ゲート22を介してタイムスロットTSOのビッ
トb3乃至ビットb7により伝送される総ての信号情報
に相当する信号ビットS1乃至S30、並びにタイムス
ロットTS2のビットb3乃至ビットb7により伝送さ
れる総ての信号情報に相当する信号ピッ1−3l乃至S
60を、シフトレジスタ24および信号情報レジスタ3
0を介して信号情報メモリ35に蓄積し、図示されぬ上
位処理装置から読取り指示が伝達された際に、レジスタ
36を介して信号情報メモリ35の蓄積内容(信号情報
)を伝達する。
次に多重マルチフレーム同期検出回路が検出中のマルチ
フレーム同期ビットMFに対するマルチフレーム同期外
れ検出過程を第4図に示す。(なお第2図との対応は省
略する)。
フレーム同期ビットMFに対するマルチフレーム同期外
れ検出過程を第4図に示す。(なお第2図との対応は省
略する)。
多重マルチフレーム同期検出回路は同期外れとなったタ
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する(第4図信号ステップ521)
。
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する(第4図信号ステップ521)
。
多重マルチフレーム同期検出回路は、同期外れ情報を基
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する(ステップS22乃至524)。
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する(ステップS22乃至524)。
また他に同期外れ情報が存在する場合には、継続監視す
る(ステップ525)。
る(ステップ525)。
以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサ32がゲート22および25−1乃至2
5−n、ビツトタイミング作成回路23、シフトレジス
タ24、マルチフレームタイミング作成回路26および
排他論理和回路27−1乃至27−nを時分割的に多重
使用して、多種類、複数のマルチフレーム同期ビットM
Fを検出し、検出結果をマルチフレーム同期タイミング
メモリ34に記憶する。
クロプロセッサ32がゲート22および25−1乃至2
5−n、ビツトタイミング作成回路23、シフトレジス
タ24、マルチフレームタイミング作成回路26および
排他論理和回路27−1乃至27−nを時分割的に多重
使用して、多種類、複数のマルチフレーム同期ビットM
Fを検出し、検出結果をマルチフレーム同期タイミング
メモリ34に記憶する。
なお、第2図乃至第6図ばあ(迄本発明の一実施例に過
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
以上、本発明によれば、多種類、複数のマルチフレーム
同期を少数の回路を時分割多重使用することにより検出
可能となり、当該マルチフレーム同期検出回路の経済性
を向上することが出来る。
同期を少数の回路を時分割多重使用することにより検出
可能となり、当該マルチフレーム同期検出回路の経済性
を向上することが出来る。
第1図は本発明の原理を示す図、第2図は本発明の一実
施例による多重マルチフレーム同期検出回路を示す図、
第3図は第2図におけるマルチフレーム同期検出過程の
一例を示す図、第4図は第2図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第5図は本発明の対
象となるフレーム構成の一例を示す図、第6図は第5図
における信号情報構成の一例を示す図、第7図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、1および21はハイウェイ、2−1乃至2
−5.3−1乃至3−5.22および25−1乃至25
−nはゲート、4−1乃至4−5および5−1乃至5−
5はタイミング作成回路、6−1乃至6−5.7−1乃
至7−5および24はシフトレジスタ、8−1乃至8−
5.9−1乃至9−5および27−1乃至27−nは排
他論理和回路、10−1乃至10−5.11−1乃至1
1−5および28−1乃至28−nは検出信号、29お
よび36はレジスタ、30は信号情報レジスタ、32は
マイクロプロセッサ、33はマイクロプログラムメモリ
、34はマルチフレーム同期タイミングメモリ、35は
信号情報メモリ、100はピント抽出手段、200は遅
延手段、300はマルチフレーム同期ビット検出手段、
400はタイミング制御手段、500は記憶手段、を示
す。 木だ、日月−)原子里図 宅 1 図 本ee月(くよ3々重マtし+7し−ムゴ司!8餐に出
ロニ
施例による多重マルチフレーム同期検出回路を示す図、
第3図は第2図におけるマルチフレーム同期検出過程の
一例を示す図、第4図は第2図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第5図は本発明の対
象となるフレーム構成の一例を示す図、第6図は第5図
における信号情報構成の一例を示す図、第7図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、1および21はハイウェイ、2−1乃至2
−5.3−1乃至3−5.22および25−1乃至25
−nはゲート、4−1乃至4−5および5−1乃至5−
5はタイミング作成回路、6−1乃至6−5.7−1乃
至7−5および24はシフトレジスタ、8−1乃至8−
5.9−1乃至9−5および27−1乃至27−nは排
他論理和回路、10−1乃至10−5.11−1乃至1
1−5および28−1乃至28−nは検出信号、29お
よび36はレジスタ、30は信号情報レジスタ、32は
マイクロプロセッサ、33はマイクロプログラムメモリ
、34はマルチフレーム同期タイミングメモリ、35は
信号情報メモリ、100はピント抽出手段、200は遅
延手段、300はマルチフレーム同期ビット検出手段、
400はタイミング制御手段、500は記憶手段、を示
す。 木だ、日月−)原子里図 宅 1 図 本ee月(くよ3々重マtし+7し−ムゴ司!8餐に出
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【茅 2 図
%2G+妬゛けろフル÷)し−へ同期様増課乎 3 図
茶201;几゛け】マル+7レーヘj司賄5+い捜土J
へ採宅 + 図 本ぺ叶11ヒ’J27L−4才漬綻 峯 5 図 第S園1;あtfる1を予猜報横仮 事 乙 図 う丈来ス17・し÷フレー4)」貫月才会士回I冬、茅
図
へ採宅 + 図 本ぺ叶11ヒ’J27L−4才漬綻 峯 5 図 第S園1;あtfる1を予猜報横仮 事 乙 図 う丈来ス17・し÷フレー4)」貫月才会士回I冬、茅
図
Claims (1)
- 【特許請求の範囲】 ハイウェイ(1)上の各フレーム内の指定ビットを抽出
するビット抽出手段(100)と、前記ビット抽出手段
(100)により抽出されたビットを指定フレーム数だ
け遅延させる遅延手段(200)と、 前記ビット抽出手段(100)が抽出したビットと、前
記遅延手段(200)が遅延させたビットとからマルチ
フレーム同期ビットを検出するマルチフレーム同期ビッ
ト検出手段(300)と、前記ビット抽出手段(100
)がビットを抽出するタイミングと、前記遅延手段(2
00)がビットを遅延させるフレーム数とを制御するタ
イミング制御手段(400)と、 前記マルチフレーム同期ビット検出手段(300)がマ
ルチフレーム同期ビットを検出した時点と、前記タイミ
ング制御手段(400)が前記ビット抽出手段(100
)および遅延手段(200)に指定した前記タイミング
およびフレーム数を記憶する記憶手段(500)とを設
けることを特徴とする多重マルチフレーム同期検出回路
。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
US07/108,111 US4811367A (en) | 1986-10-17 | 1987-10-14 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
CA000549460A CA1264384A (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
DE3789042T DE3789042T2 (de) | 1986-10-17 | 1987-10-16 | Anordnung zum Detektieren von verschiedenartiger Mehrrahmensynchronisation auf einer digitalen Übertragungsleitung. |
EP87115169A EP0264854B1 (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63102425A true JPS63102425A (ja) | 1988-05-07 |
JPH0728280B2 JPH0728280B2 (ja) | 1995-03-29 |
Family
ID=17171879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61248012A Expired - Lifetime JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4811367A (ja) |
EP (1) | EP0264854B1 (ja) |
JP (1) | JPH0728280B2 (ja) |
CA (1) | CA1264384A (ja) |
DE (1) | DE3789042T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04373338A (ja) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | チャンネル間同期化方法及び装置 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0644746B2 (ja) * | 1988-03-25 | 1994-06-08 | 富士通株式会社 | 並列型パルス挿入回路 |
FR2631762B1 (fr) * | 1988-05-18 | 1991-02-15 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
GB8823336D0 (en) * | 1988-10-05 | 1989-07-05 | British Aerospace | Digital communications systems |
FR2640450B1 (fr) * | 1988-12-09 | 1993-06-04 | Thomson Csf | Dispositif de synchronisation pour une suite de trames a longueur variable |
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EP0390978A1 (en) * | 1989-04-03 | 1990-10-10 | Koninklijke Philips Electronics N.V. | Communication system with a two-wire serial backbone bus for connecting bridges to secondary three-wire buses |
US5060239A (en) * | 1989-05-12 | 1991-10-22 | Alcatel Na Network Systems Corp. | Transfer strobe time delay selector and method for performing same |
JPH0323732A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | フレーム同期処理方式 |
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GB9004188D0 (en) * | 1990-02-23 | 1990-04-18 | Plessey Telecomm | Method and apparatus for detecting a frame alignment word in a data stream |
GB2266979A (en) * | 1992-05-12 | 1993-11-17 | Apple Computer | Phase register for synchronization of multiple signal processors. |
EP0596648A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network link endpoint capability detection |
US5406559A (en) * | 1992-11-02 | 1995-04-11 | National Semiconductor Corporation | Isochronous link protocol |
EP0596651A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network for data communication with isochronous capability |
USRE39116E1 (en) | 1992-11-02 | 2006-06-06 | Negotiated Data Solutions Llc | Network link detection and generation |
USRE39395E1 (en) | 1992-11-02 | 2006-11-14 | Negotiated Data Solutions Llc | Data communication network with transfer port, cascade port and/or frame synchronizing signal |
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US5521912A (en) * | 1994-12-20 | 1996-05-28 | At&T Corp. | Time slot shifter enhances data concentration |
US5533018A (en) | 1994-12-21 | 1996-07-02 | National Semiconductor Corporation | Multi-protocol packet framing over an isochronous network |
JPH08195740A (ja) * | 1995-01-18 | 1996-07-30 | Nec Corp | ビット同期回路 |
US5805597A (en) * | 1996-06-04 | 1998-09-08 | National Semiconductor Corporation | Method and apparatus for providing low power basic telephony type service over a twisted pair ethernet physical layer |
DE19961131A1 (de) * | 1999-12-17 | 2002-07-18 | Siemens Ag | Vorrichtung und Verfahren zum Ausgleichen von Datenlaufzeiten |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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NL7110022A (ja) * | 1971-07-21 | 1973-01-23 | ||
FR2217872B1 (ja) * | 1973-02-12 | 1976-05-14 | Cit Alcatel | |
US4404675A (en) * | 1981-04-27 | 1983-09-13 | Gte Automatic Electric Incorporated | Frame detection and synchronization system for high speed digital transmission systems |
JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
US4493093A (en) * | 1982-11-08 | 1985-01-08 | Eastman Kodak Company | Zero overhead sync in data recording |
US4611336A (en) * | 1984-02-21 | 1986-09-09 | Calculagraph Company | Frame synchronization for distributed framing pattern in electronic communication systems |
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-
1986
- 1986-10-17 JP JP61248012A patent/JPH0728280B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-14 US US07/108,111 patent/US4811367A/en not_active Expired - Fee Related
- 1987-10-16 DE DE3789042T patent/DE3789042T2/de not_active Expired - Fee Related
- 1987-10-16 CA CA000549460A patent/CA1264384A/en not_active Expired - Fee Related
- 1987-10-16 EP EP87115169A patent/EP0264854B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04373338A (ja) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | チャンネル間同期化方法及び装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0264854B1 (en) | 1994-02-09 |
CA1264384A (en) | 1990-01-09 |
DE3789042D1 (de) | 1994-03-24 |
US4811367A (en) | 1989-03-07 |
DE3789042T2 (de) | 1994-06-30 |
EP0264854A2 (en) | 1988-04-27 |
JPH0728280B2 (ja) | 1995-03-29 |
EP0264854A3 (en) | 1989-11-02 |
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