JPS63102425A - 多重マルチフレ−ム同期検出回路 - Google Patents
多重マルチフレ−ム同期検出回路Info
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- JPS63102425A JPS63102425A JP61248012A JP24801286A JPS63102425A JP S63102425 A JPS63102425 A JP S63102425A JP 61248012 A JP61248012 A JP 61248012A JP 24801286 A JP24801286 A JP 24801286A JP S63102425 A JPS63102425 A JP S63102425A
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- GMVPRGQOIOIIMI-DODZYUBVSA-N 7-[(1R,2R,3R)-3-hydroxy-2-[(3S)-3-hydroxyoct-1-enyl]-5-oxocyclopentyl]heptanoic acid Chemical compound CCCCC[C@H](O)C=C[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DODZYUBVSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ハイウェイ上の各フレーム内の各ビットを順次抽出し、
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
遅延フレーム数を種々変化させてマルチフレーム同期ビ
ットの有無を時分割多重的に検査し、検出結果を記憶す
ることにより、多重マルチフレーム同期検出回路の経済
性を向上する。
本発明は、多種類のマルチフレーム形式で伝送されるハ
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
イウェイ上の複数の信号情報の、各マルチフレーム同期
を検出する多重マルチフレーム同期検出回路に関する。
第５図は本発明の対象となるフレーム構成の一例を示す
図であり、第６図は第５図における信号情報構成の一例
を示す図である。
図であり、第６図は第５図における信号情報構成の一例
を示す図である。
第５図において、ハイウェイ上を所定周期で伝送される
フレームＦは、それぞれ８ビツトから構成されるタイム
スロットＴＳＯ乃至ＴＳｎにより構成されている。
フレームＦは、それぞれ８ビツトから構成されるタイム
スロットＴＳＯ乃至ＴＳｎにより構成されている。
各フレームＦの、タイムスロットＴＳＩおよびタイムス
ロット下Ｓ３乃至ＴＳｎは、それぞれ各チャネルの音声
情報を伝送し、タイムスロッ１−ＴＳＯおよびＴＳ２は
、各チャネルの空塞或いは起動／復旧を示す監視信号等
、比較的変化周期の遅い（例えば数百ミリ秒程度）信号
情報の伝送に使用される。
ロット下Ｓ３乃至ＴＳｎは、それぞれ各チャネルの音声
情報を伝送し、タイムスロッ１−ＴＳＯおよびＴＳ２は
、各チャネルの空塞或いは起動／復旧を示す監視信号等
、比較的変化周期の遅い（例えば数百ミリ秒程度）信号
情報の伝送に使用される。
従ってタイムスロットＴＳＯは８マルチフレーム構成を
採り、各タイムスロット内の５個のピッ１−ｂ３乃至ｂ
７を使用することにより、３０個の信号（ｉ？報を伝送
し、タイムスロットＴＳ２は１６マルチフレーム構成を
採り、各タイムスロット内の５個のピッ１−ｂ３乃至ｂ
７を使用することにより、６０個の信号情報を伝送する
ことが可能となる。
採り、各タイムスロット内の５個のピッ１−ｂ３乃至ｂ
７を使用することにより、３０個の信号（ｉ？報を伝送
し、タイムスロットＴＳ２は１６マルチフレーム構成を
採り、各タイムスロット内の５個のピッ１−ｂ３乃至ｂ
７を使用することにより、６０個の信号情報を伝送する
ことが可能となる。
なおマルチフレームの基準フレームを示すマルチフレー
ム同期ビットＭＦは、各タイムスロットＴＳＯおよびＴ
Ｓ２内の各ピッ１−ｂ３乃至ｂ７毎に独立に設定されて
おり、８フレーム毎に論理値を反転することにより他の
信号情報と区別している。
ム同期ビットＭＦは、各タイムスロットＴＳＯおよびＴ
Ｓ２内の各ピッ１−ｂ３乃至ｂ７毎に独立に設定されて
おり、８フレーム毎に論理値を反転することにより他の
信号情報と区別している。
第５図および第６図において、ＭＦは論理“ｌ”のマル
チフレーム同期ビットを示し、ＭＦｎは論理“０”のマ
ルチフレーム同期ビットを示す。
チフレーム同期ビットを示し、ＭＦｎは論理“０”のマ
ルチフレーム同期ビットを示す。
またＳｌ乃至５３０（８マルチフレーム）およびＳｌ乃
至５６０（１６マルチフレーム）は、それぞれ３０個或
いは６０個の信号情報を伝送する信号ビットを示す。
至５６０（１６マルチフレーム）は、それぞれ３０個或
いは６０個の信号情報を伝送する信号ビットを示す。
第７図は従来あるマルチフレーム同期検出回路の一例を
示す図である。
示す図である。
第７図において、ハイウェイｌは第５図および第６図に
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
示される如きフレーム構成およびマルチフレーム構成で
音声情報および信号情報を伝達する。
タイミング作成回路４−１は、ハイウェイ１のフレーム
周期毎に指定された１ビット到着時間領域だけ、ゲート
２−１に導通信号を伝達する。その結果ゲート２−１は
、ハイウェイ１の各フレームＦの内、タイミング作成回
路４−１により指定された１ビツトが到着する時間領域
だけ導通状態となり、指定されたビットのみをシフトレ
ジスタ６−１および排他論理和回路８−１に伝達させる
。
周期毎に指定された１ビット到着時間領域だけ、ゲート
２−１に導通信号を伝達する。その結果ゲート２−１は
、ハイウェイ１の各フレームＦの内、タイミング作成回
路４−１により指定された１ビツトが到着する時間領域
だけ導通状態となり、指定されたビットのみをシフトレ
ジスタ６−１および排他論理和回路８−１に伝達させる
。
シフトレジスタ６−１は、入力端子■から入力される１
ビツトに、８フレ一ム分の遅延を与えた後、出力端子Ｑ
８から出力し、排他論理和回路８−１に伝達する。
ビツトに、８フレ一ム分の遅延を与えた後、出力端子Ｑ
８から出力し、排他論理和回路８−１に伝達する。
排他論理和回路８−１は、ゲート２−１から伝達された
１ビツトと、シフトレジスタ６−１から伝達された８フ
レーム遅延後の１ビツトとの論理値が互いに相反する場
合には、検出信号１０−１を出力する。
１ビツトと、シフトレジスタ６−１から伝達された８フ
レーム遅延後の１ビツトとの論理値が互いに相反する場
合には、検出信号１０−１を出力する。
従って、検出信号１０−１が数マルチフレームに渡って
安定して出力される場合には、タイミング作成回路４−
１により指定された１ビツトは、８マルチフレームのマ
ルチフレーム同期ビットＭＦであることとなる。
安定して出力される場合には、タイミング作成回路４−
１により指定された１ビツトは、８マルチフレームのマ
ルチフレーム同期ビットＭＦであることとなる。
以下同様にタイミング作成回路４−２乃至４−５をそれ
ぞれ異なるビットを指定させてゲート２−２乃至２−５
にそれぞれ１ビツトを抽出させ、シフトレジスタ６−２
乃至６−５および排他論理和回路８−２乃至８−５によ
り検出信号１０−２乃至１Ｏ−５を出力させることによ
り、ハイウェイ１上のタイムスロットＴＳＯの５個のビ
ットｂ３乃至ｂ７のマルチフレーム同期ビットＭＦを検
出することが可能となる。
ぞれ異なるビットを指定させてゲート２−２乃至２−５
にそれぞれ１ビツトを抽出させ、シフトレジスタ６−２
乃至６−５および排他論理和回路８−２乃至８−５によ
り検出信号１０−２乃至１Ｏ−５を出力させることによ
り、ハイウェイ１上のタイムスロットＴＳＯの５個のビ
ットｂ３乃至ｂ７のマルチフレーム同期ビットＭＦを検
出することが可能となる。
次にタイミング作成回路５−１は、ハイウェイ１のフレ
ーム周期毎に指定された１ビット到着時間領域だけ、ゲ
ー）３−１に導通信号を伝達する。
ーム周期毎に指定された１ビット到着時間領域だけ、ゲ
ー）３−１に導通信号を伝達する。
その結果ゲート３−１は、ハイウェイｌの各フレームＦ
の内、タイミング作成回路５−１により指定された１ビ
ツトが到着する時間領域だけ導通状態となり、指定され
たビットのみをシフトレジスタフ−１および排他論理和
回路９−１に伝達させる。
の内、タイミング作成回路５−１により指定された１ビ
ツトが到着する時間領域だけ導通状態となり、指定され
たビットのみをシフトレジスタフ−１および排他論理和
回路９−１に伝達させる。
シフトレジスタ７−１は、入力端子■から入力される１
ビツトに、１６フレ一ム分の遅延を与えた後、出力端子
Ｑ１６から出力し、排他論理和回路９−１に伝達する。
ビツトに、１６フレ一ム分の遅延を与えた後、出力端子
Ｑ１６から出力し、排他論理和回路９−１に伝達する。
排他論理和回路９−１は、ゲート３−１から伝達された
１ビツトと、シフトレジスタ７−１から伝達された１６
フレーム遅延後の１ビツトとの論理値が互いに相反する
場合には、検出信号１１−１を出力する。
１ビツトと、シフトレジスタ７−１から伝達された１６
フレーム遅延後の１ビツトとの論理値が互いに相反する
場合には、検出信号１１−１を出力する。
従って、検出信号１１−１が数マルチフレームに渡って
安定して出力される場合には、タイミング作成回路５−
１により指定された１ピントは、１６マルチフレームの
マルチフレーム同期ビットＭＦであることとなる。
安定して出力される場合には、タイミング作成回路５−
１により指定された１ピントは、１６マルチフレームの
マルチフレーム同期ビットＭＦであることとなる。
以下同様にタイミング作成回路５−２乃至５−５をそれ
ぞれ異なるビットを指定させてゲート３−２乃至３−５
にそれぞれ１ビツトを抽出させ、シフトレジスタ７−２
乃至７−５および排他論理和回路９−２乃至９−５によ
り検出信号１１−２乃至１１−５を出力させることによ
り、ハイウェイ１上のタイムスロットＴＳ２の５個のビ
ットｂ３乃至ｂ７のマルチフレーム同期ビットＭＦを検
出することが可能となる。
ぞれ異なるビットを指定させてゲート３−２乃至３−５
にそれぞれ１ビツトを抽出させ、シフトレジスタ７−２
乃至７−５および排他論理和回路９−２乃至９−５によ
り検出信号１１−２乃至１１−５を出力させることによ
り、ハイウェイ１上のタイムスロットＴＳ２の５個のビ
ットｂ３乃至ｂ７のマルチフレーム同期ビットＭＦを検
出することが可能となる。
以上の説明から明らかな如く、従来あるマルチフレーム
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち８マルチフレーム構成の５個のビ
ットに対応するマルチフレーム同期ビット、並びに１６
マルチフレーム構成の５個のビットに対応するマルチフ
レーム同期ビット毎に、ゲート２−１乃至２−５および
３−１乃至３−５、タイミング作成回路４−１乃至４−
５および５−１乃至５−５、シフトレジスフ６−１乃至
６−５および７−１乃至７−５、排他論理和回路８−１
乃至８−５および９−１乃至９−５を設ける必要があり
、マルチフレームの種類が増加するに伴い、°マルチフ
レーム同期検出回路は大形・複雑となり、経済性が損な
われる恐れがあった。
同期検出回路においては、検出対象となる各マルチフレ
ーム同期ビット、即ち８マルチフレーム構成の５個のビ
ットに対応するマルチフレーム同期ビット、並びに１６
マルチフレーム構成の５個のビットに対応するマルチフ
レーム同期ビット毎に、ゲート２−１乃至２−５および
３−１乃至３−５、タイミング作成回路４−１乃至４−
５および５−１乃至５−５、シフトレジスフ６−１乃至
６−５および７−１乃至７−５、排他論理和回路８−１
乃至８−５および９−１乃至９−５を設ける必要があり
、マルチフレームの種類が増加するに伴い、°マルチフ
レーム同期検出回路は大形・複雑となり、経済性が損な
われる恐れがあった。
第１図は本発明の原理を示す図である。
第１図において、１００は本発明により設けられ、ハイ
ウェイ１上の各フレーム内の指定ビットを抽出するビッ
ト抽出手段である。
ウェイ１上の各フレーム内の指定ビットを抽出するビッ
ト抽出手段である。
２００は本発明により設けられ、ビット抽出手段１００
により抽出されたビットを指定フレーム数だけ遅延させ
る遅延手段である。
により抽出されたビットを指定フレーム数だけ遅延させ
る遅延手段である。
３００は本発明により設けられ、ビット抽出手段１００
が抽出したビットと、遅延手段２００が遅延・させたビ
ットとからマルチフレーム同期ビットを検出するマルチ
フレーム同期ビット検出手段である。
が抽出したビットと、遅延手段２００が遅延・させたビ
ットとからマルチフレーム同期ビットを検出するマルチ
フレーム同期ビット検出手段である。
４００は本発明により設けられ、ビット抽出手段１００
がビットを抽出するタイミングと、遅延手段２００がビ
ットを遅延させるフレーム数とを制御するタイミング制
御手段である。
がビットを抽出するタイミングと、遅延手段２００がビ
ットを遅延させるフレーム数とを制御するタイミング制
御手段である。
５００は本発明により設けられ、マルチフレーム同期ビ
ット検出手段３００がマルチフレーム同期ビットを検出
した時点と、タイミング制御手段４００がビット抽出手
段１００および遅延手段２００に指定したタイミングお
よびフレーム数を記憶する記憶手段である。
ット検出手段３００がマルチフレーム同期ビットを検出
した時点と、タイミング制御手段４００がビット抽出手
段１００および遅延手段２００に指定したタイミングお
よびフレーム数を記憶する記憶手段である。
タイミング制御手段４００は、ハイウェイ１上の各フレ
ーム内の各ビットをビット抽出手段１００に抽出させ、
更に遅延手段２００に遅延フレーム数を種々変化させ、
マルチフレーム同期ビット検出手段３００によりマルチ
フレーム同期ビットの有無を検査し、記憶手段５００に
記憶させる。
ーム内の各ビットをビット抽出手段１００に抽出させ、
更に遅延手段２００に遅延フレーム数を種々変化させ、
マルチフレーム同期ビット検出手段３００によりマルチ
フレーム同期ビットの有無を検査し、記憶手段５００に
記憶させる。
従って一組のビット抽出手段１００、遅延手段２００お
よびマルチフレーム同期ビット検出手段３００により、
ハイウェイ１上の多種類、複数のマルチフレーム同期ビ
ットを総て検出可能となり、当該マルチフレーム同期検
出回路の経済性を向上することが可能となる。
よびマルチフレーム同期ビット検出手段３００により、
ハイウェイ１上の多種類、複数のマルチフレーム同期ビ
ットを総て検出可能となり、当該マルチフレーム同期検
出回路の経済性を向上することが可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による多重マルチフレーム同
期検出回路を示す図であり、第３図は第２図におけるマ
ルチフレーム同期検出過程の一例を示す図であり、第４
図は第２図におけるマルチフレーム同期外れ検出過程の
一例を示す図である。
期検出回路を示す図であり、第３図は第２図におけるマ
ルチフレーム同期検出過程の一例を示す図であり、第４
図は第２図におけるマルチフレーム同期外れ検出過程の
一例を示す図である。
なお、全図を通じて同一符号は同一対象物を示す。
また対象とするフレーム構成および信号情報構成は、そ
れぞれ第５図および第６図に示す通りとする。
れぞれ第５図および第６図に示す通りとする。
第２図においては、ビット抽出手段１００としてゲート
２２が、遅延手段２００としてシフトレジスタ２４およ
びゲート２５−１乃至２５−ｎが、マルチフレーム同期
ビット検出手段３００として排他論理和回路２７−１乃
至２７−ｎおよびレジスタ２９が、タイミング制御手段
４００としてマイクロプロセッサ３２、ビットタイミン
グ作成回路２３およびマルチフレームタイミング作成回
路２６が、記憶手段５００としてマルチフレーム同期タ
イミングメモリ３４が、それぞれ設けられている。なお
信号情報レジスタ３０および信号情報メモリ３５は、マ
ルチフレーム同期が検出された信号情報を、図示されぬ
上位処理装置へ伝達する手段であり、マイクロプログラ
ムメモリ３３はマイクロプロセッサ３２の動作を制御す
るマイクロプログラムを格納する手段である。
２２が、遅延手段２００としてシフトレジスタ２４およ
びゲート２５−１乃至２５−ｎが、マルチフレーム同期
ビット検出手段３００として排他論理和回路２７−１乃
至２７−ｎおよびレジスタ２９が、タイミング制御手段
４００としてマイクロプロセッサ３２、ビットタイミン
グ作成回路２３およびマルチフレームタイミング作成回
路２６が、記憶手段５００としてマルチフレーム同期タ
イミングメモリ３４が、それぞれ設けられている。なお
信号情報レジスタ３０および信号情報メモリ３５は、マ
ルチフレーム同期が検出された信号情報を、図示されぬ
上位処理装置へ伝達する手段であり、マイクロプログラ
ムメモリ３３はマイクロプロセッサ３２の動作を制御す
るマイクロプログラムを格納する手段である。
第２図および第３図において、多重マルチフレーム同期
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ３２はビットタイミング作成回路２３
にハイウェイ２１上の各フレームＦの、タイムスロット
ＴＳＯのビットｂＯを抽出するタイミングを指定する。
検出回路が多重マルチフレームを識別する場合には、マ
イクロプロセッサ３２はビットタイミング作成回路２３
にハイウェイ２１上の各フレームＦの、タイムスロット
ＴＳＯのビットｂＯを抽出するタイミングを指定する。
ビットタイミング作成回路２３は、マイクロプロセッサ
３２から指定されたタイミングで、ゲート２２に導通信
号を伝達する。その結果ゲート２２はハイウェイ２１上
の各フレームＦから、タイムスロットＴＳＯのビットｂ
ｏの到着時間領域だけ導通状態となり、タイムスロット
ＴＳＯのピント１：ＩＯのみを抽出し、シフトレジスタ
２４および排他論理和回路２７−１乃至２７−ｎに伝達
する。
３２から指定されたタイミングで、ゲート２２に導通信
号を伝達する。その結果ゲート２２はハイウェイ２１上
の各フレームＦから、タイムスロットＴＳＯのビットｂ
ｏの到着時間領域だけ導通状態となり、タイムスロット
ＴＳＯのピント１：ＩＯのみを抽出し、シフトレジスタ
２４および排他論理和回路２７−１乃至２７−ｎに伝達
する。
シフトレジスタ２４は、入力端子Ｉから入力されるビッ
トｂＯを１フレーム乃至ｎフレーム遅延させ、出力端子
Ｑｌ乃至Ｑｎから出力させる。
トｂＯを１フレーム乃至ｎフレーム遅延させ、出力端子
Ｑｌ乃至Ｑｎから出力させる。
かかる状態で、マイクロプロセッサ３２はマルチフレー
ムタイミング作成回路２６に対し、マルチフレーム数「
２」を指定する。
ムタイミング作成回路２６に対し、マルチフレーム数「
２」を指定する。
マルチフレームタイミング作成回路２６は、マイクロプ
ロセッサ３２から指定されたマルチフレーム数「２」に
対応して、ゲー）２５−１に導通信号を伝達する。その
結果複数のゲート２５−１乃至２５−ｎの内、ゲート２
５−１のみが導通状態となり、シフトレジスタ２４の出
力端子Ｑｌから出力される１フレーム遅延されたタイム
スロットＴＳＯのビットｂＯが、排他論理和回路２７−
１に伝達される。
ロセッサ３２から指定されたマルチフレーム数「２」に
対応して、ゲー）２５−１に導通信号を伝達する。その
結果複数のゲート２５−１乃至２５−ｎの内、ゲート２
５−１のみが導通状態となり、シフトレジスタ２４の出
力端子Ｑｌから出力される１フレーム遅延されたタイム
スロットＴＳＯのビットｂＯが、排他論理和回路２７−
１に伝達される。
排他論理和回路２７−１は、ゲート２２から伝達される
タイムスロットＴＳＯのビットｂＯと、ゲート２５−１
から伝達される１フレーム遅延後のタイムスロットＴＳ
ＯのビットｂＯとの論理値が相反する場合に検出信号２
８−１を出力する。
タイムスロットＴＳＯのビットｂＯと、ゲート２５−１
から伝達される１フレーム遅延後のタイムスロットＴＳ
ＯのビットｂＯとの論理値が相反する場合に検出信号２
８−１を出力する。
従ってタイムスロットＴＳＯのビットｂｏにマルチフレ
ーム数「２」のマルチフレーム同期ヒツトＭＦが存在し
なければ、排他論理和回路２７−１から検出信号２８−
１が出力されることは無い。
ーム数「２」のマルチフレーム同期ヒツトＭＦが存在し
なければ、排他論理和回路２７−１から検出信号２８−
１が出力されることは無い。
マルチフレーム数「２」のマルチフレーム同期ビットＭ
Ｆが存在しないことを確認したマイクロプロセッサ３２
は、次にマルチフレームタイミング作成回路２６に対し
てマルチフレーム数「３」を指定し、マルチフレームタ
イミング作成回路２６にゲー）２５−２に導通信号を伝
達させ、ゲート２５−２にシフトレジスタ２４の出力端
子Ｑ−２から出力される２フレーム遅延されたタイムス
ロッ）ＴＳＯのビットｂＯを排他論理和回路２７−２に
伝達させる。
Ｆが存在しないことを確認したマイクロプロセッサ３２
は、次にマルチフレームタイミング作成回路２６に対し
てマルチフレーム数「３」を指定し、マルチフレームタ
イミング作成回路２６にゲー）２５−２に導通信号を伝
達させ、ゲート２５−２にシフトレジスタ２４の出力端
子Ｑ−２から出力される２フレーム遅延されたタイムス
ロッ）ＴＳＯのビットｂＯを排他論理和回路２７−２に
伝達させる。
排他論理和回路２７−２は、タイムスロットＴＳＯのビ
ットｂＯにマルチフレーム数「３」のマルチフレーム同
期ビットＭＦが存在しなければ、検出信号２８−２を出
力することは無い。
ットｂＯにマルチフレーム数「３」のマルチフレーム同
期ビットＭＦが存在しなければ、検出信号２８−２を出
力することは無い。
以下同様にして、マイクロプロセッサ３２はマルチフレ
ームタイミング作成回路２６にマルチフレーム数「４」
乃至ｒｎ＋ＩＪを伝達し、タイムスロットＴＳＯのビッ
トｂＯにマルチフレーム同期ビットＭＦが存在するか否
かを検査する。
ームタイミング作成回路２６にマルチフレーム数「４」
乃至ｒｎ＋ＩＪを伝達し、タイムスロットＴＳＯのビッ
トｂＯにマルチフレーム同期ビットＭＦが存在するか否
かを検査する。
タイムスロットＴＳＯのビットｂＯに、マルチフレーム
数「２」乃至ｒｎ＋ｌＪのマルチフレーム同期ビットＭ
Ｆが存在しないことを確認したマイクロプロセッサ３２
は、次にビットタイミング作成回路２３に対し、ハイウ
ェイ２１上の各フレームＦの、タイムスロットＴＳＯの
ビットｂｌを抽出するタイミングを指定した後、前述と
同様にマルチフレームタイミング作成回路２６にマルチ
フレーム数「２」乃至ｒｎ＋ＩＪを指定し、タイムスロ
ットＴＳＯのビットｂｌにマルチフレーム同期ビットＭ
Ｆが存在するか否かを検査する。
数「２」乃至ｒｎ＋ｌＪのマルチフレーム同期ビットＭ
Ｆが存在しないことを確認したマイクロプロセッサ３２
は、次にビットタイミング作成回路２３に対し、ハイウ
ェイ２１上の各フレームＦの、タイムスロットＴＳＯの
ビットｂｌを抽出するタイミングを指定した後、前述と
同様にマルチフレームタイミング作成回路２６にマルチ
フレーム数「２」乃至ｒｎ＋ＩＪを指定し、タイムスロ
ットＴＳＯのビットｂｌにマルチフレーム同期ビットＭ
Ｆが存在するか否かを検査する。
以下同様にして、マイクロプロセッサ３２は、ビットタ
イミング作成回路２３に対して、ハイウェイ２１上の各
フレームＦの最終タイムスロットＴＳｎのピッ１−ｂ７
迄を抽出するタイミングを順次指定し、マルチフレーム
数「２」乃至ｒｎ＋１」のマルチフレーム同期ビットＭ
Ｆの有無を検査する（第３図ステップＳｌｌ乃至５１４
）。
イミング作成回路２３に対して、ハイウェイ２１上の各
フレームＦの最終タイムスロットＴＳｎのピッ１−ｂ７
迄を抽出するタイミングを順次指定し、マルチフレーム
数「２」乃至ｒｎ＋１」のマルチフレーム同期ビットＭ
Ｆの有無を検査する（第３図ステップＳｌｌ乃至５１４
）。
第５図および第６図に示されるフレーム構成および信号
情報構成においては、タイムスロットＴＳＯのビットｂ
３乃至ビットｂ７にそれぞれマルチフレーム数「８」の
マルチフレーム同期ビットＭＦが存在することが検出さ
れ、またタイムスロットＴＳ２のビットｂ３乃至ビット
ｂ７にそれぞれマルチフレーム数「１６」のマルチフレ
ーム同期ピッｌ−ＭＦが存在することが検出される。
情報構成においては、タイムスロットＴＳＯのビットｂ
３乃至ビットｂ７にそれぞれマルチフレーム数「８」の
マルチフレーム同期ビットＭＦが存在することが検出さ
れ、またタイムスロットＴＳ２のビットｂ３乃至ビット
ｂ７にそれぞれマルチフレーム数「１６」のマルチフレ
ーム同期ピッｌ−ＭＦが存在することが検出される。
マイクロプロセッサ３２は、マルチフレーム同期ビット
ＭＦが検出されたタイムスロット、ビット、マルチフレ
ーム数および検出時点等のマルチフレーム同期タイミン
グをマルチフレーム同期タイミングメモリ３４に記憶す
る（ステップ３１５）。
ＭＦが検出されたタイムスロット、ビット、マルチフレ
ーム数および検出時点等のマルチフレーム同期タイミン
グをマルチフレーム同期タイミングメモリ３４に記憶す
る（ステップ３１５）。
更にマイクロプロセッサ３２は、マルチフレーム同期タ
イミングメモリ３４に記憶したマルチフレーム同期タイ
ミングに基づき、同期外れが無いかを一定時間監視しく
ステップ５１６）、総て同期外れの無いことが確認され
ると、マルチフレーム同期検出過程を終了する（ステッ
プＳ１７および８１８）。
イミングメモリ３４に記憶したマルチフレーム同期タイ
ミングに基づき、同期外れが無いかを一定時間監視しく
ステップ５１６）、総て同期外れの無いことが確認され
ると、マルチフレーム同期検出過程を終了する（ステッ
プＳ１７および８１８）。
かかる状態で、マイクロプロセッサ３２はマルチフレー
ム同期タイミングメモリ３４に記憶されたマルチフレー
ム同期タイミングをビットタイミング作成回路２３に指
定し、ゲート２２を介してタイムスロットＴＳＯのビッ
トｂ３乃至ビットｂ７により伝送される総ての信号情報
に相当する信号ビットＳ１乃至Ｓ３０、並びにタイムス
ロットＴＳ２のビットｂ３乃至ビットｂ７により伝送さ
れる総ての信号情報に相当する信号ピッ１−３ｌ乃至Ｓ
６０を、シフトレジスタ２４および信号情報レジスタ３
０を介して信号情報メモリ３５に蓄積し、図示されぬ上
位処理装置から読取り指示が伝達された際に、レジスタ
３６を介して信号情報メモリ３５の蓄積内容（信号情報
）を伝達する。
ム同期タイミングメモリ３４に記憶されたマルチフレー
ム同期タイミングをビットタイミング作成回路２３に指
定し、ゲート２２を介してタイムスロットＴＳＯのビッ
トｂ３乃至ビットｂ７により伝送される総ての信号情報
に相当する信号ビットＳ１乃至Ｓ３０、並びにタイムス
ロットＴＳ２のビットｂ３乃至ビットｂ７により伝送さ
れる総ての信号情報に相当する信号ピッ１−３ｌ乃至Ｓ
６０を、シフトレジスタ２４および信号情報レジスタ３
０を介して信号情報メモリ３５に蓄積し、図示されぬ上
位処理装置から読取り指示が伝達された際に、レジスタ
３６を介して信号情報メモリ３５の蓄積内容（信号情報
）を伝達する。
次に多重マルチフレーム同期検出回路が検出中のマルチ
フレーム同期ビットＭＦに対するマルチフレーム同期外
れ検出過程を第４図に示す。（なお第２図との対応は省
略する）。
フレーム同期ビットＭＦに対するマルチフレーム同期外
れ検出過程を第４図に示す。（なお第２図との対応は省
略する）。
多重マルチフレーム同期検出回路は同期外れとなったタ
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する（第４図信号ステップ５２１）
。
イムスロット番号およびビットを検出し、同期外れ情報
としてメモリに記憶する（第４図信号ステップ５２１）
。
多重マルチフレーム同期検出回路は、同期外れ情報を基
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する（ステップＳ２２乃至５２４）。
に定期的にマルチフレーム同期を監視し、正常に戻った
か否かを検査し、正常に戻った場合には、同期外れ情報
をメモリから削除する（ステップＳ２２乃至５２４）。
また他に同期外れ情報が存在する場合には、継続監視す
る（ステップ５２５）。
る（ステップ５２５）。
以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサ３２がゲート２２および２５−１乃至２
５−ｎ、ビツトタイミング作成回路２３、シフトレジス
タ２４、マルチフレームタイミング作成回路２６および
排他論理和回路２７−１乃至２７−ｎを時分割的に多重
使用して、多種類、複数のマルチフレーム同期ビットＭ
Ｆを検出し、検出結果をマルチフレーム同期タイミング
メモリ３４に記憶する。
クロプロセッサ３２がゲート２２および２５−１乃至２
５−ｎ、ビツトタイミング作成回路２３、シフトレジス
タ２４、マルチフレームタイミング作成回路２６および
排他論理和回路２７−１乃至２７−ｎを時分割的に多重
使用して、多種類、複数のマルチフレーム同期ビットＭ
Ｆを検出し、検出結果をマルチフレーム同期タイミング
メモリ３４に記憶する。
なお、第２図乃至第６図ばあ（迄本発明の一実施例に過
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
ぎず、例えば検出対象となるハイウェイ上のフレーム構
成および信号情報構成は図示されるものに限定されるこ
とは無く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変わらない。
以上、本発明によれば、多種類、複数のマルチフレーム
同期を少数の回路を時分割多重使用することにより検出
可能となり、当該マルチフレーム同期検出回路の経済性
を向上することが出来る。
同期を少数の回路を時分割多重使用することにより検出
可能となり、当該マルチフレーム同期検出回路の経済性
を向上することが出来る。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による多重マルチフレーム同期検出回路を示す図、
第３図は第２図におけるマルチフレーム同期検出過程の
一例を示す図、第４図は第２図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第５図は本発明の対
象となるフレーム構成の一例を示す図、第６図は第５図
における信号情報構成の一例を示す図、第７図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、１および２１はハイウェイ、２−１乃至２
−５．３−１乃至３−５．２２および２５−１乃至２５
−ｎはゲート、４−１乃至４−５および５−１乃至５−
５はタイミング作成回路、６−１乃至６−５．７−１乃
至７−５および２４はシフトレジスタ、８−１乃至８−
５．９−１乃至９−５および２７−１乃至２７−ｎは排
他論理和回路、１０−１乃至１０−５．１１−１乃至１
１−５および２８−１乃至２８−ｎは検出信号、２９お
よび３６はレジスタ、３０は信号情報レジスタ、３２は
マイクロプロセッサ、３３はマイクロプログラムメモリ
、３４はマルチフレーム同期タイミングメモリ、３５は
信号情報メモリ、１００はピント抽出手段、２００は遅
延手段、３００はマルチフレーム同期ビット検出手段、
４００はタイミング制御手段、５００は記憶手段、を示
す。 木だ、日月−）原子里図 宅 １ 図 本ｅｅ月（くよ３々重マｔし＋７し−ムゴ司！８餐に出
ロニ
施例による多重マルチフレーム同期検出回路を示す図、
第３図は第２図におけるマルチフレーム同期検出過程の
一例を示す図、第４図は第２図におけるマルチフレーム
同期外れ検出過程の一例を示す図、第５図は本発明の対
象となるフレーム構成の一例を示す図、第６図は第５図
における信号情報構成の一例を示す図、第７図は従来あ
るマルチフレーム同期検出回路の一例を示す図である。 図において、１および２１はハイウェイ、２−１乃至２
−５．３−１乃至３−５．２２および２５−１乃至２５
−ｎはゲート、４−１乃至４−５および５−１乃至５−
５はタイミング作成回路、６−１乃至６−５．７−１乃
至７−５および２４はシフトレジスタ、８−１乃至８−
５．９−１乃至９−５および２７−１乃至２７−ｎは排
他論理和回路、１０−１乃至１０−５．１１−１乃至１
１−５および２８−１乃至２８−ｎは検出信号、２９お
よび３６はレジスタ、３０は信号情報レジスタ、３２は
マイクロプロセッサ、３３はマイクロプログラムメモリ
、３４はマルチフレーム同期タイミングメモリ、３５は
信号情報メモリ、１００はピント抽出手段、２００は遅
延手段、３００はマルチフレーム同期ビット検出手段、
４００はタイミング制御手段、５００は記憶手段、を示
す。 木だ、日月−）原子里図 宅 １ 図 本ｅｅ月（くよ３々重マｔし＋７し−ムゴ司！８餐に出
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【茅 ２ 図
％２Ｇ＋妬゛けろフル÷）し−へ同期様増課乎 ３ 図
茶２０１；几゛け】マル＋７レーヘｊ司賄５＋い捜土Ｊ
へ採宅 ＋ 図 本ぺ叶１１ヒ’Ｊ２７Ｌ−４才漬綻 峯 ５ 図 第Ｓ園１；あｔｆる１を予猜報横仮 事 乙 図 う丈来ス１７・し÷フレー４）」貫月才会士回Ｉ冬、茅
図
へ採宅 ＋ 図 本ぺ叶１１ヒ’Ｊ２７Ｌ−４才漬綻 峯 ５ 図 第Ｓ園１；あｔｆる１を予猜報横仮 事 乙 図 う丈来ス１７・し÷フレー４）」貫月才会士回Ｉ冬、茅
図
Claims (1)
- 【特許請求の範囲】 ハイウェイ（１）上の各フレーム内の指定ビットを抽出
するビット抽出手段（１００）と、前記ビット抽出手段
（１００）により抽出されたビットを指定フレーム数だ
け遅延させる遅延手段（２００）と、 前記ビット抽出手段（１００）が抽出したビットと、前
記遅延手段（２００）が遅延させたビットとからマルチ
フレーム同期ビットを検出するマルチフレーム同期ビッ
ト検出手段（３００）と、前記ビット抽出手段（１００
）がビットを抽出するタイミングと、前記遅延手段（２
００）がビットを遅延させるフレーム数とを制御するタ
イミング制御手段（４００）と、 前記マルチフレーム同期ビット検出手段（３００）がマ
ルチフレーム同期ビットを検出した時点と、前記タイミ
ング制御手段（４００）が前記ビット抽出手段（１００
）および遅延手段（２００）に指定した前記タイミング
およびフレーム数を記憶する記憶手段（５００）とを設
けることを特徴とする多重マルチフレーム同期検出回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
| US07/108,111 US4811367A (en) | 1986-10-17 | 1987-10-14 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
| CA000549460A CA1264384A (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
| DE3789042T DE3789042T2 (de) | 1986-10-17 | 1987-10-16 | Anordnung zum Detektieren von verschiedenartiger Mehrrahmensynchronisation auf einer digitalen Übertragungsleitung. |
| EP87115169A EP0264854B1 (en) | 1986-10-17 | 1987-10-16 | Circuit for detecting plural kinds of multi-frame synchronization on a digital transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248012A JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63102425A true JPS63102425A (ja) | 1988-05-07 |
| JPH0728280B2 JPH0728280B2 (ja) | 1995-03-29 |
Family
ID=17171879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248012A Expired - Lifetime JPH0728280B2 (ja) | 1986-10-17 | 1986-10-17 | 多重マルチフレ−ム同期検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4811367A (ja) |
| EP (1) | EP0264854B1 (ja) |
| JP (1) | JPH0728280B2 (ja) |
| CA (1) | CA1264384A (ja) |
| DE (1) | DE3789042T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373338A (ja) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | チャンネル間同期化方法及び装置 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644746B2 (ja) * | 1988-03-25 | 1994-06-08 | 富士通株式会社 | 並列型パルス挿入回路 |
| FR2631762B1 (fr) * | 1988-05-18 | 1991-02-15 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
| GB8823336D0 (en) * | 1988-10-05 | 1989-07-05 | British Aerospace | Digital communications systems |
| FR2640450B1 (fr) * | 1988-12-09 | 1993-06-04 | Thomson Csf | Dispositif de synchronisation pour une suite de trames a longueur variable |
| US4930125A (en) * | 1989-01-30 | 1990-05-29 | General Datacom, Inc. | Multiplexer frame synchronization technique |
| EP0390978A1 (en) * | 1989-04-03 | 1990-10-10 | Koninklijke Philips Electronics N.V. | Communication system with a two-wire serial backbone bus for connecting bridges to secondary three-wire buses |
| US5060239A (en) * | 1989-05-12 | 1991-10-22 | Alcatel Na Network Systems Corp. | Transfer strobe time delay selector and method for performing same |
| JPH0323732A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | フレーム同期処理方式 |
| US5005191A (en) * | 1989-06-30 | 1991-04-02 | Sgs-Thomson Microelectronics, Inc. | System for synchronizing data frame groups in a serial bit stream |
| US4974223A (en) * | 1989-09-18 | 1990-11-27 | International Business Machines Corporation | Parallel architecture for high speed flag detection and packet identification |
| GB9004188D0 (en) * | 1990-02-23 | 1990-04-18 | Plessey Telecomm | Method and apparatus for detecting a frame alignment word in a data stream |
| GB2266979A (en) * | 1992-05-12 | 1993-11-17 | Apple Computer | Phase register for synchronization of multiple signal processors. |
| EP0596648A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network link endpoint capability detection |
| US5406559A (en) * | 1992-11-02 | 1995-04-11 | National Semiconductor Corporation | Isochronous link protocol |
| EP0596651A1 (en) | 1992-11-02 | 1994-05-11 | National Semiconductor Corporation | Network for data communication with isochronous capability |
| USRE39116E1 (en) | 1992-11-02 | 2006-06-06 | Negotiated Data Solutions Llc | Network link detection and generation |
| USRE39395E1 (en) | 1992-11-02 | 2006-11-14 | Negotiated Data Solutions Llc | Data communication network with transfer port, cascade port and/or frame synchronizing signal |
| US5519877A (en) * | 1993-01-12 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | Apparatus for synchronizing parallel processing among a plurality of processors |
| US5515371A (en) * | 1994-10-26 | 1996-05-07 | Adtran | Timeslot interleaving delay compensation (bonding) mechanism for time division multiplexed digital communication network |
| US5521912A (en) * | 1994-12-20 | 1996-05-28 | At&T Corp. | Time slot shifter enhances data concentration |
| US5533018A (en) | 1994-12-21 | 1996-07-02 | National Semiconductor Corporation | Multi-protocol packet framing over an isochronous network |
| JPH08195740A (ja) * | 1995-01-18 | 1996-07-30 | Nec Corp | ビット同期回路 |
| US5805597A (en) * | 1996-06-04 | 1998-09-08 | National Semiconductor Corporation | Method and apparatus for providing low power basic telephony type service over a twisted pair ethernet physical layer |
| DE19961131A1 (de) * | 1999-12-17 | 2002-07-18 | Siemens Ag | Vorrichtung und Verfahren zum Ausgleichen von Datenlaufzeiten |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3541456A (en) * | 1967-12-18 | 1970-11-17 | Bell Telephone Labor Inc | Fast reframing circuit for digital transmission systems |
| NL7110022A (ja) * | 1971-07-21 | 1973-01-23 | ||
| FR2217872B1 (ja) * | 1973-02-12 | 1976-05-14 | Cit Alcatel | |
| US4404675A (en) * | 1981-04-27 | 1983-09-13 | Gte Automatic Electric Incorporated | Frame detection and synchronization system for high speed digital transmission systems |
| JPS5864844A (ja) * | 1981-10-15 | 1983-04-18 | Victor Co Of Japan Ltd | 同期検出方式 |
| US4493093A (en) * | 1982-11-08 | 1985-01-08 | Eastman Kodak Company | Zero overhead sync in data recording |
| US4611336A (en) * | 1984-02-21 | 1986-09-09 | Calculagraph Company | Frame synchronization for distributed framing pattern in electronic communication systems |
| US4725812A (en) * | 1984-06-04 | 1988-02-16 | Siemens Aktiengesellschaft | Circuit arrangement for identifying specific bit patterns, particularly bit patterns forming synchronization signals and check loop signals and appearing as serial binary signals |
-
1986
- 1986-10-17 JP JP61248012A patent/JPH0728280B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-14 US US07/108,111 patent/US4811367A/en not_active Expired - Fee Related
- 1987-10-16 DE DE3789042T patent/DE3789042T2/de not_active Expired - Fee Related
- 1987-10-16 CA CA000549460A patent/CA1264384A/en not_active Expired - Fee Related
- 1987-10-16 EP EP87115169A patent/EP0264854B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373338A (ja) * | 1991-06-24 | 1992-12-25 | Graphics Commun Technol:Kk | チャンネル間同期化方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0264854B1 (en) | 1994-02-09 |
| CA1264384A (en) | 1990-01-09 |
| DE3789042D1 (de) | 1994-03-24 |
| US4811367A (en) | 1989-03-07 |
| DE3789042T2 (de) | 1994-06-30 |
| EP0264854A2 (en) | 1988-04-27 |
| JPH0728280B2 (ja) | 1995-03-29 |
| EP0264854A3 (en) | 1989-11-02 |
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