JPH08195740A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH08195740A JPH08195740A JP7005440A JP544095A JPH08195740A JP H08195740 A JPH08195740 A JP H08195740A JP 7005440 A JP7005440 A JP 7005440A JP 544095 A JP544095 A JP 544095A JP H08195740 A JPH08195740 A JP H08195740A
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- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- bit
- bits
- frame
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 ビット同期回路のハードウェア規模を小さく
する。 【構成】 各フレームの特定位置に設けられ隣接するフ
レーム同士で値が異なる同期検出用ビットを夫々含む複
数フレームから構成されるデータの各フレームからシフ
トレジスタ１により特定位置のビットのみを抽出する。
この抽出された各ビットのうち隣接するフレームから抽
出されたビット同士の値に応じて同期確立有無を判定す
る。前方保護及び後方保護により判定結果がばたつかな
いようにする。 【効果】 ステータスビットのみを抽出して蓄えること
により、マルチフレーム同期を確立するためのハードウ
ェア規模を小さくすることができる。
する。 【構成】 各フレームの特定位置に設けられ隣接するフ
レーム同士で値が異なる同期検出用ビットを夫々含む複
数フレームから構成されるデータの各フレームからシフ
トレジスタ１により特定位置のビットのみを抽出する。
この抽出された各ビットのうち隣接するフレームから抽
出されたビット同士の値に応じて同期確立有無を判定す
る。前方保護及び後方保護により判定結果がばたつかな
いようにする。 【効果】 ステータスビットのみを抽出して蓄えること
により、マルチフレーム同期を確立するためのハードウ
ェア規模を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明はビット同期回路に関し、
特に周知の６．３１２［ＭＨｚ］インタフェース装置
（以下６．３Ｍインタフェースと呼ぶ）における同期を
確立するためのビット同期回路に関する。
特に周知の６．３１２［ＭＨｚ］インタフェース装置
（以下６．３Ｍインタフェースと呼ぶ）における同期を
確立するためのビット同期回路に関する。
【０００２】
【従来の技術】６．３Ｍインタフェースにおいて、ハン
ドリンググループ（ＨＧ）単位のステータスビットフレ
ームは、ＨＧの数に相当する１６フレーム分存在し、各
々独立したフレーム位相で動作している。
ドリンググループ（ＨＧ）単位のステータスビットフレ
ームは、ＨＧの数に相当する１６フレーム分存在し、各
々独立したフレーム位相で動作している。
【０００３】従来、ステータスビットフレームの同期処
理を行うビット同期回路においては、特開平５―１２２
１８８号公報に開示されているように、多量の記憶素子
（ＲＡＭ、ＲＯＭ）を使用し、各々のステータスフレー
ムの監視を共通処理している。
理を行うビット同期回路においては、特開平５―１２２
１８８号公報に開示されているように、多量の記憶素子
（ＲＡＭ、ＲＯＭ）を使用し、各々のステータスフレー
ムの監視を共通処理している。
【０００４】そのため、複雑な組合わせデータをＲＯＭ
に書込む必要があり、またＲＡＭへの書込み、読出し、
割込み制御、アドレスカウンタ制御等のために、複雑な
タイミング制御が必要であった。さらに、その制御回路
は、大規模なものとなっている。
に書込む必要があり、またＲＡＭへの書込み、読出し、
割込み制御、アドレスカウンタ制御等のために、複雑な
タイミング制御が必要であった。さらに、その制御回路
は、大規模なものとなっている。
【０００５】
【発明が解決しようとする課題】上述した従来のビット
同期回路では、各々独立して動作しているステータスフ
レームについて同一記憶素子上で同期確立動作を実行し
ていた。そのため、同期引込み状態遷移の制御等の各種
制御が複雑であり、多量の記憶素子をパッケージへ搭載
するためハードウェア規模が大きくなるという欠点があ
った。
同期回路では、各々独立して動作しているステータスフ
レームについて同一記憶素子上で同期確立動作を実行し
ていた。そのため、同期引込み状態遷移の制御等の各種
制御が複雑であり、多量の記憶素子をパッケージへ搭載
するためハードウェア規模が大きくなるという欠点があ
った。
【０００６】また、従来のビット同期回路では、８フレ
ーム分のステータスビットを常に保持し、前の８フレー
ム分のデータと比較して、次のフレームパターンを作成
している。そのため、常に多くのステータスビットの保
持を必要とし、ハードウェア規模が大きくなるという欠
点があった。
ーム分のステータスビットを常に保持し、前の８フレー
ム分のデータと比較して、次のフレームパターンを作成
している。そのため、常に多くのステータスビットの保
持を必要とし、ハードウェア規模が大きくなるという欠
点があった。
【０００７】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はハードウェア
量の少ないビット同期回路を提供することである。
るためになされたものであり、その目的はハードウェア
量の少ないビット同期回路を提供することである。
【０００８】
【課題を解決するための手段】本発明によるビット同期
回路は、各フレームの特定位置に設けられ隣接するフレ
ーム同士で値が異なる同期検出用ビットを夫々含む複数
フレームから構成されるデータの各フレームから前記特
定位置のビットのみを抽出する抽出手段と、この抽出さ
れた各ビットのうち隣接するフレームから抽出されたビ
ット同士の値に応じて同期確立有無を判定する同期判定
手段とを含むことを特徴とする。
回路は、各フレームの特定位置に設けられ隣接するフレ
ーム同士で値が異なる同期検出用ビットを夫々含む複数
フレームから構成されるデータの各フレームから前記特
定位置のビットのみを抽出する抽出手段と、この抽出さ
れた各ビットのうち隣接するフレームから抽出されたビ
ット同士の値に応じて同期確立有無を判定する同期判定
手段とを含むことを特徴とする。
【０００９】
【作用】各フレームの特定位置に設けられ隣接するフレ
ーム同士で値が異なるステータスビットを夫々含む複数
フレームから構成されるデータの各フレームからその特
定位置のビットのみを抽出する。この抽出された各ビッ
トのうち隣接するフレームから抽出されたビット同士の
値に応じて同期確立有無を判定する。この判定において
は、抽出された各ビットのうち隣接するフレームから抽
出されたビット同士を比較し、この比較結果がＮ回連続
して不一致であるときにのみ同期が確立されていると判
定する。また、比較結果がＮ回連続して一致であるとき
にのみ同期が確立されていないと判定する。
ーム同士で値が異なるステータスビットを夫々含む複数
フレームから構成されるデータの各フレームからその特
定位置のビットのみを抽出する。この抽出された各ビッ
トのうち隣接するフレームから抽出されたビット同士の
値に応じて同期確立有無を判定する。この判定において
は、抽出された各ビットのうち隣接するフレームから抽
出されたビット同士を比較し、この比較結果がＮ回連続
して不一致であるときにのみ同期が確立されていると判
定する。また、比較結果がＮ回連続して一致であるとき
にのみ同期が確立されていないと判定する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明によるビット同期回路の一実
施例の構成を示すブロック図である。本例では、ステー
タスビットを同期検出用ビットとして用いている。
施例の構成を示すブロック図である。本例では、ステー
タスビットを同期検出用ビットとして用いている。
【００１２】図において、本発明の一実施例によるビッ
ト同期回路は、ステータスビットの分離抽出のためクロ
ックを作成する２ビットシフトレジスタ回路２と、この
クロックに応じてハイウェイデータＨＷｄａｔａを順次
保持しシフトする９ビットシフトレジスタ回路１と、こ
のシフトレジスタ回路１の出力Ｑ０と出力Ｑ８とを比較
するためのＥＸ―ＯＲ回路４とを含んで構成されてい
る。
ト同期回路は、ステータスビットの分離抽出のためクロ
ックを作成する２ビットシフトレジスタ回路２と、この
クロックに応じてハイウェイデータＨＷｄａｔａを順次
保持しシフトする９ビットシフトレジスタ回路１と、こ
のシフトレジスタ回路１の出力Ｑ０と出力Ｑ８とを比較
するためのＥＸ―ＯＲ回路４とを含んで構成されてい
る。
【００１３】また、本実施例によるビット同期回路は、
現フレームのステータスビットと１６フレーム前のステ
ータスビットとを比較するステータスビット前値比較回
路５と、この比較回路５における比較のトリガとなるタ
イミングを発生させる１６ビットのカウンタ回路３とを
含んで構成されている。
現フレームのステータスビットと１６フレーム前のステ
ータスビットとを比較するステータスビット前値比較回
路５と、この比較回路５における比較のトリガとなるタ
イミングを発生させる１６ビットのカウンタ回路３とを
含んで構成されている。
【００１４】さらにまた、比較回路５の比較結果が２回
連続して一致を示したとき同期が確立したと判定する前
方保護回路６と、比較回路５の比較結果が２回連続して
不一致を示したとき同期がはずれたと判定する後方保護
回路７と、これら両保護回路の出力を保持し同期検出信
号１２０を送出するフリップフロップ回路１２とを含ん
で構成されている。なお、８〜１０はアンド回路、１１
はノア回路である。
連続して一致を示したとき同期が確立したと判定する前
方保護回路６と、比較回路５の比較結果が２回連続して
不一致を示したとき同期がはずれたと判定する後方保護
回路７と、これら両保護回路の出力を保持し同期検出信
号１２０を送出するフリップフロップ回路１２とを含ん
で構成されている。なお、８〜１０はアンド回路、１１
はノア回路である。
【００１５】ここで、一般的な６．３１２［Ｍｂｐｓ］
のデータのフレームフォーマット（以下、６．３Ｍフレ
ームフォーマットと呼ぶ）について図２を参照して説明
する。
のデータのフレームフォーマット（以下、６．３Ｍフレ
ームフォーマットと呼ぶ）について図２を参照して説明
する。
【００１６】図において、６．３Ｍフレームは、ハンド
リンググループＨＧ１〜ＨＧ１６に対応するステータス
ビットＴＳ１〜ＴＳ９６を含んで構成されている。な
お、Ｄ１〜Ｄ８はデータである。
リンググループＨＧ１〜ＨＧ１６に対応するステータス
ビットＴＳ１〜ＴＳ９６を含んで構成されている。な
お、Ｄ１〜Ｄ８はデータである。
【００１７】また、６．３Ｍフレームは、ステータスビ
ットＴＳ９７、ＴＳ９８、Ｆビットを含んで構成されて
いる。ステータスビットＴＳ９７及びＴＳ９８は１マル
チフレームＭＦ（８フレーム）を構成するものであり、
ステータスフレームＳＴ１に着目して一例を示せば図示
されているように“Ｆ”、“ＴＳ１”、“ＴＳ１７”、
“ＴＳ３３”、“ＴＳ４９”、“ＴＳ６５”、“ＴＳ８
１”、“ＳＰ”と繰返される。ステータスフレームＳＴ
２〜ＳＴ１６についても同様に図中の縦方向に繰返され
ることになる。これにより、図１に示されている回路が
１６回路分必要になるのである。
ットＴＳ９７、ＴＳ９８、Ｆビットを含んで構成されて
いる。ステータスビットＴＳ９７及びＴＳ９８は１マル
チフレームＭＦ（８フレーム）を構成するものであり、
ステータスフレームＳＴ１に着目して一例を示せば図示
されているように“Ｆ”、“ＴＳ１”、“ＴＳ１７”、
“ＴＳ３３”、“ＴＳ４９”、“ＴＳ６５”、“ＴＳ８
１”、“ＳＰ”と繰返される。ステータスフレームＳＴ
２〜ＳＴ１６についても同様に図中の縦方向に繰返され
ることになる。これにより、図１に示されている回路が
１６回路分必要になるのである。
【００１８】なお、“Ｆ”は０／１の交番データとなる
同期ビットである。また、“ＳＰ”は“１”のとき正
常、“０”のとき警報であることを示す。
同期ビットである。また、“ＳＰ”は“１”のとき正
常、“０”のとき警報であることを示す。
【００１９】図１に戻り、９ビットシフトレジスタ回路
１は、６．３１２［Ｍｂｐｓ］のハイウェイデータの
内、ステータスビットを構成するビットのみを分離して
抽出し、１２５［μｓ］毎、すなわち１フレーム毎にシ
フトし保持する。
１は、６．３１２［Ｍｂｐｓ］のハイウェイデータの
内、ステータスビットを構成するビットのみを分離して
抽出し、１２５［μｓ］毎、すなわち１フレーム毎にシ
フトし保持する。
【００２０】２ビットシフトレジスタ回路２は、１２５
［μｓ］毎、すなわち１フレーム毎に６．３１２［ＭＨ
ｚ］のクロックの立下りでラッチし、６．３１２［ＭＨ
ｚ］の反転信号を作っている。この反転信号は、シフト
レジスタ回路１のステータスビットの分離抽出のための
クロックとして使用される。
［μｓ］毎、すなわち１フレーム毎に６．３１２［ＭＨ
ｚ］のクロックの立下りでラッチし、６．３１２［ＭＨ
ｚ］の反転信号を作っている。この反転信号は、シフト
レジスタ回路１のステータスビットの分離抽出のための
クロックとして使用される。
【００２１】ステータスビットの同期をとるためには、
９ビットシフトレジスタ回路１に取込まれたステータス
ビットで同期処理を行う必要がある。ＥＸ―ＯＲ回路４
にはレジスタ回路１の出力Ｑ０とＱ８とが入力されてお
り、ステータスフレーム中の０／１交番のデータパター
ンを検出する。つまり、ＥＸ―ＯＲ回路４における排他
的論理和により１［ｍｓ］（８フレーム）毎に、抽出し
たビットの同士の比較が行われるのである。そして、こ
の比較結果が不一致である場合にはＥＸ―ＯＲ回路４の
出力は“１”となり、一致である場合には“０”とな
る。
９ビットシフトレジスタ回路１に取込まれたステータス
ビットで同期処理を行う必要がある。ＥＸ―ＯＲ回路４
にはレジスタ回路１の出力Ｑ０とＱ８とが入力されてお
り、ステータスフレーム中の０／１交番のデータパター
ンを検出する。つまり、ＥＸ―ＯＲ回路４における排他
的論理和により１［ｍｓ］（８フレーム）毎に、抽出し
たビットの同士の比較が行われるのである。そして、こ
の比較結果が不一致である場合にはＥＸ―ＯＲ回路４の
出力は“１”となり、一致である場合には“０”とな
る。
【００２２】カウンタ回路３は、ステータスビット同期
引込み時に、ステータスビット比較のトリガとなるタイ
ミングを発生させる。また、このカウンタ回路３は、ス
テータスビット同期はずれ時は、フリップフロップ１２
の出力がロード端子ＬＤに入力されることにより、常に
カウント値が“０”となる。
引込み時に、ステータスビット比較のトリガとなるタイ
ミングを発生させる。また、このカウンタ回路３は、ス
テータスビット同期はずれ時は、フリップフロップ１２
の出力がロード端子ＬＤに入力されることにより、常に
カウント値が“０”となる。
【００２３】ステータスビット同士の比較は１フレーム
毎に行われ、ステータスビット同期確立時はカウンタ回
路３はカウント値“０”から“１５”までカウントアッ
プし、８フレーム飛ばしで、ステータスビット同士の比
較が行われる。
毎に行われ、ステータスビット同期確立時はカウンタ回
路３はカウント値“０”から“１５”までカウントアッ
プし、８フレーム飛ばしで、ステータスビット同士の比
較が行われる。
【００２４】ステータスビット前値比較回路５において
は、ノア回路１１及びアンド回路９、８により同期引込
み時に、現フレームのステータスビットと１６フレーム
前のフレームのステータスビットとの比較が行われる。
は、ノア回路１１及びアンド回路９、８により同期引込
み時に、現フレームのステータスビットと１６フレーム
前のフレームのステータスビットとの比較が行われる。
【００２５】アンド回路１０では、ＥＸ―ＯＲ４とステ
ータスビット前値比較回路５との夫々の送出結果の論理
積がとられ、ステータスビットが０／１の交番データパ
ターンであり、かつ８フレーム前のステータスビットが
一致している場合には、同期引込み１段とし、その結果
を前方保護回路６に渡す。
ータスビット前値比較回路５との夫々の送出結果の論理
積がとられ、ステータスビットが０／１の交番データパ
ターンであり、かつ８フレーム前のステータスビットが
一致している場合には、同期引込み１段とし、その結果
を前方保護回路６に渡す。
【００２６】つまり、ステータスビットが“０１０１０
１…”又は“１０１０１０…”であれば０／１の交番デ
ータパターンであり、同期引込み１段となるのである。
１…”又は“１０１０１０…”であれば０／１の交番デ
ータパターンであり、同期引込み１段となるのである。
【００２７】前方保護回路６は、同期はずれている時
に、２回連続して０／１交番パターンを検出した場合は
同期確立と判定する。また、後方保護回路７は、同期確
立している時に、２回連続して同期はずれパターンを検
出した場合は同期はずれと判定する。
に、２回連続して０／１交番パターンを検出した場合は
同期確立と判定する。また、後方保護回路７は、同期確
立している時に、２回連続して同期はずれパターンを検
出した場合は同期はずれと判定する。
【００２８】かかる構成からなる本実施例のビット同期
回路の動作について、図３のタイムチャートを参照して
説明する。図においては、ハイウェイデータＨＷｄａｔ
ａと、６．３１２［ＭＨｚ］のクロック６．３ＭＣＬＫ
と、ラッチ信号ＳＴＬａｔｃｈと、２ビットシフトレジ
スタ２の出力Ｑ０とが示されている。なお、ハイウェイ
データの１フレームは７８９ビットであるものとする。
回路の動作について、図３のタイムチャートを参照して
説明する。図においては、ハイウェイデータＨＷｄａｔ
ａと、６．３１２［ＭＨｚ］のクロック６．３ＭＣＬＫ
と、ラッチ信号ＳＴＬａｔｃｈと、２ビットシフトレジ
スタ２の出力Ｑ０とが示されている。なお、ハイウェイ
データの１フレームは７８９ビットであるものとする。
【００２９】ラッチ信号ＳＴＬａｔｃｈは外部から入力
される信号であり、ハイウェイデータＨＷｄａｔａの各
フレーム中のステータスビットに相当するビット位置に
おいてハイレベルとなる。このラッチ信号は、クロック
６．３ＭＣＬＫと共に２ビットシフトレジスタ２に入力
される。
される信号であり、ハイウェイデータＨＷｄａｔａの各
フレーム中のステータスビットに相当するビット位置に
おいてハイレベルとなる。このラッチ信号は、クロック
６．３ＭＣＬＫと共に２ビットシフトレジスタ２に入力
される。
【００３０】シフトレジスタ２に入力されているラッチ
信号がハイレベルになっているときにクロック６．３Ｍ
ＣＬＫが立下ると、その立下りタイミングでシフトレジ
スタ２の出力Ｑ０が立上る。そして、この出力Ｑ０は９
ビットシフトレジスタ１に入力される。よって、シフト
レジスタ１には各フレーム中のステータスビットに相当
するビット位置のデータが順次入力されることになる。
これによりハイウェイデータ中の“０”、“１”、
“１”、“１”、“０”、“１”がシフトレジスタ１に
順次入力されることになる。そして、シフトレジスタ１
の９ビットの出力Ｑ０〜Ｑ８のうち出力Ｑ０と出力Ｑ８
とがＥＸ―ＯＲ４に入力されているため、ＥＸ―ＯＲ４
では現フレームのステータスビットと８フレーム前のフ
レームのステータスビットとが比較されることになる。
信号がハイレベルになっているときにクロック６．３Ｍ
ＣＬＫが立下ると、その立下りタイミングでシフトレジ
スタ２の出力Ｑ０が立上る。そして、この出力Ｑ０は９
ビットシフトレジスタ１に入力される。よって、シフト
レジスタ１には各フレーム中のステータスビットに相当
するビット位置のデータが順次入力されることになる。
これによりハイウェイデータ中の“０”、“１”、
“１”、“１”、“０”、“１”がシフトレジスタ１に
順次入力されることになる。そして、シフトレジスタ１
の９ビットの出力Ｑ０〜Ｑ８のうち出力Ｑ０と出力Ｑ８
とがＥＸ―ＯＲ４に入力されているため、ＥＸ―ＯＲ４
では現フレームのステータスビットと８フレーム前のフ
レームのステータスビットとが比較されることになる。
【００３１】次に、図４を参照して同期確立動作につい
て説明する。
て説明する。
【００３２】図にはカウンタ回路３のカウント値
（“０”〜“Ｆ”の１６進数）と、抽出したステータス
ビットと、同期確立有無の判定結果である同期検出信号
１２０とが示されている。なお、ステータスビット中の
“＊”は“１”、“０”のどちらでも良いことを示す。
（“０”〜“Ｆ”の１６進数）と、抽出したステータス
ビットと、同期確立有無の判定結果である同期検出信号
１２０とが示されている。なお、ステータスビット中の
“＊”は“１”、“０”のどちらでも良いことを示す。
【００３３】図において、まずデータａ１及びｂ１に着
目すると、“００”であり、０／１交番のデータになっ
ていない。したがって、この場合は同期が確立されてい
ないものと判定され、同期検出信号１２０は非同期状態
のままである。
目すると、“００”であり、０／１交番のデータになっ
ていない。したがって、この場合は同期が確立されてい
ないものと判定され、同期検出信号１２０は非同期状態
のままである。
【００３４】次にデータａ２及びｂ２に着目すると、
“１１”でありこの場合も０／１交番のデータになって
いない。したがって、この場合も同期が確立されていな
いものと判定される。
“１１”でありこの場合も０／１交番のデータになって
いない。したがって、この場合も同期が確立されていな
いものと判定される。
【００３５】さらに、データａ３及びｂ３に着目する
と、今度は“１０”であり、０／１交番のデータになっ
ている。したがって、この場合は同期が確立されている
と考えられるが、本実施例では前方保護回路が設けられ
ているので同期確立とは判定されず、同期引込み１段と
なる。よって、次のデータが“１０”であれば、同期が
確立されていると判定されることになる。ところが、デ
ータａ４及びｂ４に着目すると、“１１”であるため、
同期引込み０段となり同期が確立されていないものと判
定される。
と、今度は“１０”であり、０／１交番のデータになっ
ている。したがって、この場合は同期が確立されている
と考えられるが、本実施例では前方保護回路が設けられ
ているので同期確立とは判定されず、同期引込み１段と
なる。よって、次のデータが“１０”であれば、同期が
確立されていると判定されることになる。ところが、デ
ータａ４及びｂ４に着目すると、“１１”であるため、
同期引込み０段となり同期が確立されていないものと判
定される。
【００３６】また、データａ５及びｂ５に着目すると
“００”であり、同期が確立されていないものと判定さ
れる。データａ６及びｂ６に着目すると“１１”であ
り、同期が確立されていないものと判定される。
“００”であり、同期が確立されていないものと判定さ
れる。データａ６及びｂ６に着目すると“１１”であ
り、同期が確立されていないものと判定される。
【００３７】さらに、データａ７及びｂ７に着目する
と、今度は“０１”であり、データａ８及びｂ８も“０
１”である。したがって、２回連続して０／１交番のデ
ータであるため、同期確立と判定され、同期検出信号１
２０が非同期状態から同期状態に変化するのである。
と、今度は“０１”であり、データａ８及びｂ８も“０
１”である。したがって、２回連続して０／１交番のデ
ータであるため、同期確立と判定され、同期検出信号１
２０が非同期状態から同期状態に変化するのである。
【００３８】その後、“０１”であるはずのデータａ９
及びｂ９が“１０”であるため、同期が確立されていな
いと考えられるが、本実施例では後方保護回路が設けら
れているので、同期はずれ１段となる。よって、次のデ
ータが“０１”でなければ、同期が確立されていないと
判定されることになる。ところが、データａ１０及びｂ
１０に着目すると、“０１”であるため、同期はずれ０
段となり、同期が確立されているものと判定される。
及びｂ９が“１０”であるため、同期が確立されていな
いと考えられるが、本実施例では後方保護回路が設けら
れているので、同期はずれ１段となる。よって、次のデ
ータが“０１”でなければ、同期が確立されていないと
判定されることになる。ところが、データａ１０及びｂ
１０に着目すると、“０１”であるため、同期はずれ０
段となり、同期が確立されているものと判定される。
【００３９】さらに、データａ１１及びｂ１１に着目す
ると、今度は“１０”であり、データａ１２及びｂ１２
も“１０”である。したがって、同期はずれとなり、同
期が確立されていないと判定され、同期検出信号１２０
が同期状態から非同期状態に変化するのである。
ると、今度は“１０”であり、データａ１２及びｂ１２
も“１０”である。したがって、同期はずれとなり、同
期が確立されていないと判定され、同期検出信号１２０
が同期状態から非同期状態に変化するのである。
【００４０】また、データａ１３及びｂ１３に着目する
と、“１１”であり、同期が確立されていないものと判
定される。データａ１４及びｂ１４に着目すると、“１
０”であり、同期引込み１段となる。よって、次のデー
タが“１０”であれば、同期が確立されていると判定さ
れることになる。
と、“１１”であり、同期が確立されていないものと判
定される。データａ１４及びｂ１４に着目すると、“１
０”であり、同期引込み１段となる。よって、次のデー
タが“１０”であれば、同期が確立されていると判定さ
れることになる。
【００４１】以上の動作において、カウンタ回路３のカ
ウント値は、上述したようにステータスビット同期はず
れ時においては、“０”に保持されている。
ウント値は、上述したようにステータスビット同期はず
れ時においては、“０”に保持されている。
【００４２】以下同様に、前方保護及び後方保護が行わ
れつつ同期確立の有無が判定されるのである。この前方
保護及び後方保護を行うことにより、判定結果がばたつ
かないのである。
れつつ同期確立の有無が判定されるのである。この前方
保護及び後方保護を行うことにより、判定結果がばたつ
かないのである。
【００４３】なお、本実施例では前方保護及び後方保護
共に２段の保護、すなわち２回連続しなければ判定結果
が確定しないようにしているが、必要に応じてより多く
の段数の保護にしたり、前方保護と後方保護とを異なる
段数にしても良いことは明らかである。
共に２段の保護、すなわち２回連続しなければ判定結果
が確定しないようにしているが、必要に応じてより多く
の段数の保護にしたり、前方保護と後方保護とを異なる
段数にしても良いことは明らかである。
【００４４】また、６．３Ｍインタフェース以外のイン
タフェースについて本発明が適用できることは明らかで
ある。
タフェースについて本発明が適用できることは明らかで
ある。
【００４５】さらにまた、ステータスビット以外の同期
検出用ビットを用い、これを抽出するようにしても良
い。
検出用ビットを用い、これを抽出するようにしても良
い。
【００４６】以上のように本実施例のビット同期回路
は、各々独立したステータスフレームをフレーム毎の独
自に同期確立動作を実行することで複雑な記憶素子に対
する制御を排除しており、データフレーム上のステータ
スビットのみをシフトレジスタに蓄えることにより、マ
ルチフレーム同期を確立するためのハードウェア規模を
小さくしているのである。
は、各々独立したステータスフレームをフレーム毎の独
自に同期確立動作を実行することで複雑な記憶素子に対
する制御を排除しており、データフレーム上のステータ
スビットのみをシフトレジスタに蓄えることにより、マ
ルチフレーム同期を確立するためのハードウェア規模を
小さくしているのである。
【００４７】
【発明の効果】以上説明したように本発明は、各フレー
ムから特定位置のビットのみを抽出して同期確立有無を
判定することにより、ハードウェア量が少なくなるとい
う効果がある。
ムから特定位置のビットのみを抽出して同期確立有無を
判定することにより、ハードウェア量が少なくなるとい
う効果がある。
【図１】本発明の実施例によるビット同期回路の構成を
示すブロック図である。
示すブロック図である。
【図２】フレームの構成を示すフレームフォーマット図
である。
である。
【図３】図１のビット同期回路の各部の動作を示すタイ
ムチャートである。
ムチャートである。
【図４】ステータスビットの比較結果と同期確立有無と
の関係を示すタイムチャートである。
の関係を示すタイムチャートである。
１ ９ビットシフトレジスタ回路 ２ ２ビットシフトレジスタ回路 ３ １６ビットカウンタ回路 ４ ＥＸ―ＯＲ回路 ５ 比較回路 ６ 前方保護回路 ７ 後方保護回路
Claims (4)
- 【請求項１】 各フレームの特定位置に設けられ隣接す
るフレーム同士で値が異なる同期検出用ビットを夫々含
む複数フレームから構成されるデータの各フレームから
前記特定位置のビットのみを抽出する抽出手段と、この
抽出された各ビットのうち隣接するフレームから抽出さ
れたビット同士の値に応じて同期確立有無を判定する同
期判定手段とを含むことを特徴とするビット同期回路。 - 【請求項２】 前記同期判定手段は、前記抽出手段によ
り抽出された各ビットのうち隣接するフレームから抽出
されたビット同士を比較する比較手段を含み、この比較
結果がＮ回（Ｎは正の整数）連続して不一致であるとき
にのみ同期が確立されていると判定することを特徴とす
る請求項１記載のビット同期回路。 - 【請求項３】 前記同期判定手段は、前記比較結果がＭ
回（Ｍは正の整数）連続して一致であるときにのみ同期
が確立されていないと判定することを特徴とする請求項
２記載のビット同期回路。 - 【請求項４】 前記同期検出用ビットはステータスビッ
トであることを特徴とする請求項１〜３のいずれかに記
載のビット同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005440A JPH08195740A (ja) | 1995-01-18 | 1995-01-18 | ビット同期回路 |
| US08/586,491 US5822382A (en) | 1995-01-18 | 1996-01-16 | Multiframe-structured bit synchronization circuit for data signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005440A JPH08195740A (ja) | 1995-01-18 | 1995-01-18 | ビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195740A true JPH08195740A (ja) | 1996-07-30 |
Family
ID=11611264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005440A Pending JPH08195740A (ja) | 1995-01-18 | 1995-01-18 | ビット同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5822382A (ja) |
| JP (1) | JPH08195740A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169846A (ja) * | 1987-01-07 | 1988-07-13 | Nec Corp | フレ−ムパルス発生方式 |
| JPH04180318A (ja) * | 1990-11-14 | 1992-06-26 | Fujitsu Ltd | 同期保護方法および同期保護回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728280B2 (ja) * | 1986-10-17 | 1995-03-29 | 富士通株式会社 | 多重マルチフレ−ム同期検出回路 |
| US4876701A (en) * | 1987-11-30 | 1989-10-24 | Tandem Computers Incorporated | Synchronization failure detection |
| JPH0323732A (ja) * | 1989-06-20 | 1991-01-31 | Fujitsu Ltd | フレーム同期処理方式 |
| JP2512586B2 (ja) * | 1990-03-08 | 1996-07-03 | 富士通株式会社 | フレ―ム同期依存型ビット同期抽出回路 |
| JP2808887B2 (ja) * | 1990-11-09 | 1998-10-08 | 松下電器産業株式会社 | 選択呼出受信装置 |
| JPH05122188A (ja) * | 1991-10-29 | 1993-05-18 | Nec Corp | ステータス同期処理回路 |
-
1995
- 1995-01-18 JP JP7005440A patent/JPH08195740A/ja active Pending
-
1996
- 1996-01-16 US US08/586,491 patent/US5822382A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169846A (ja) * | 1987-01-07 | 1988-07-13 | Nec Corp | フレ−ムパルス発生方式 |
| JPH04180318A (ja) * | 1990-11-14 | 1992-06-26 | Fujitsu Ltd | 同期保護方法および同期保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5822382A (en) | 1998-10-13 |
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