JPH08335936A - フレーム同期検出回路 - Google Patents
フレーム同期検出回路Info
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- JPH08335936A JPH08335936A JP7143464A JP14346495A JPH08335936A JP H08335936 A JPH08335936 A JP H08335936A JP 7143464 A JP7143464 A JP 7143464A JP 14346495 A JP14346495 A JP 14346495A JP H08335936 A JPH08335936 A JP H08335936A
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Abstract
(57)【要約】
【目的】 入力するデータ信号のフレーム同期符号に１
ビットから数ビットの誤りがあっても、フレーム同期検
出信号が欠落することのないフレーム同期検出回路を提
供することを目的としている。 【構成】 シリアル通信におけるパケット構造のデータ
信号を入力するｎ段のシフトレジスタ１と、フレーム同
期符号を有するｎ段の１ビットメモリ２と、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路３と、該ｎ個
のＥＸ−ＯＲ回路よりの信号を入力し、アンドゲートす
るｎ入力のＡＮＤ回路４と、該ＡＮＤ回路よりの信号と
基準信号との位相を比較してその位相差信号に対応して
前記基準信号を周波数を可変して発生するＰＬＬ回路５
とを設けた。
ビットから数ビットの誤りがあっても、フレーム同期検
出信号が欠落することのないフレーム同期検出回路を提
供することを目的としている。 【構成】 シリアル通信におけるパケット構造のデータ
信号を入力するｎ段のシフトレジスタ１と、フレーム同
期符号を有するｎ段の１ビットメモリ２と、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路３と、該ｎ個
のＥＸ−ＯＲ回路よりの信号を入力し、アンドゲートす
るｎ入力のＡＮＤ回路４と、該ＡＮＤ回路よりの信号と
基準信号との位相を比較してその位相差信号に対応して
前記基準信号を周波数を可変して発生するＰＬＬ回路５
とを設けた。
Description
【０００１】
【産業上の利用分野】本発明は、フレーム同期検出回路
に係わり、とくに、フレーム同期符号の誤りデータが受
信されても安定に同期を検出するものに関する。
に係わり、とくに、フレーム同期符号の誤りデータが受
信されても安定に同期を検出するものに関する。
【０００２】
【従来の技術】従来、シリアル通信におけるパケット構
造のデータ信号を入力し、フレーム同期信号を検出する
フレーム同期検出回路は、図７に示すように、データ信
号を入力するｎ段のシフトレジスタと、フレーム同期符
号を有するｎ段の１ビットメモリと、前記ｎ段のシフト
レジスタとｎ段の１ビットメモリよりの信号の排他的論
理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−
ＯＲ回路よりの信号を入力し、アンドゲートするｎ入力
のＡＮＤ回路とで構成し、入力するパケット構造のデー
タ信号がフレーム同期符号を有するｎ段の１ビットメモ
リよりの信号と一致するとフレーム同期検出信号を出力
するようにしていた。しかし、この構成では、入力する
データ信号のフレーム同期符号に１ビットでも誤りがあ
ると、図４のＡＮＤ−ＯＵＴ信号の（Ａ）点に示すよう
に、前記誤りのあるデータは検出できず、結果としてそ
の誤りのデータ部分のフレーム同期検出信号が欠落して
しまうという問題があった。
造のデータ信号を入力し、フレーム同期信号を検出する
フレーム同期検出回路は、図７に示すように、データ信
号を入力するｎ段のシフトレジスタと、フレーム同期符
号を有するｎ段の１ビットメモリと、前記ｎ段のシフト
レジスタとｎ段の１ビットメモリよりの信号の排他的論
理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−
ＯＲ回路よりの信号を入力し、アンドゲートするｎ入力
のＡＮＤ回路とで構成し、入力するパケット構造のデー
タ信号がフレーム同期符号を有するｎ段の１ビットメモ
リよりの信号と一致するとフレーム同期検出信号を出力
するようにしていた。しかし、この構成では、入力する
データ信号のフレーム同期符号に１ビットでも誤りがあ
ると、図４のＡＮＤ−ＯＵＴ信号の（Ａ）点に示すよう
に、前記誤りのあるデータは検出できず、結果としてそ
の誤りのデータ部分のフレーム同期検出信号が欠落して
しまうという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、入力するデータ信号のフレーム同期符号
に数ビットの誤りがあっても、フレーム同期検出信号が
欠落することのないフレーム同期検出回路を提供するこ
とを目的としている。
題点を解決し、入力するデータ信号のフレーム同期符号
に数ビットの誤りがあっても、フレーム同期検出信号が
欠落することのないフレーム同期検出回路を提供するこ
とを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、シリアル通信におけるパケット構造のデー
タ信号を入力するｎ段のシフトレジスタと、フレーム同
期符号を有するｎ段の１ビットメモリと、前記ｎ段のシ
フトレジスタとｎ段の１ビットメモリよりの信号の排他
的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥ
Ｘ−ＯＲ回路よりの信号を入力し、アンドゲートするｎ
入力のＡＮＤ回路と、該ＡＮＤ回路よりの信号と基準信
号との位相を比較してその位相差信号に対応して前記基
準信号を周波数を可変して発生するＰＬＬ回路とを設け
た。また、シリアル通信におけるパケット構造のデータ
信号を入力するｎ段のシフトレジスタと、フレーム同期
符号を有するｎ段の１ビットメモリと、前記ｎ段のシフ
トレジスタとｎ段の１ビットメモリよりの信号の排他的
論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ
−ＯＲ回路よりの信号の総和を算出する加算器と、該加
算器よりの信号のレベルを所定の基準レベルと比較して
そのレベルを判別するレベル判別部とを設けた。また、
シリアル通信におけるパケット構造のデータ信号を入力
するｎ段のシフトレジスタと、フレーム同期符号を有す
るｎ段の１ビットメモリと、前記ｎ段のシフトレジスタ
とｎ段の１ビットメモリよりの信号の排他的論理和をと
る、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−ＯＲ回路
よりの信号の総和を算出する加算器と、該加算器よりの
信号のレベルを所定の基準レベルと比較してそのレベル
を判別するレベル判別部と、該レベル判別信号の前縁を
トリガー信号として一定時間所定レベルを保つ、再トリ
ガー不能な第１の単安定マルチバイブレータと、該第１
の単安定マルチバイブレータよりの信号の後縁をトリガ
ー信号として一定時間所定レベルを保つ、再トリガー不
能な第２の単安定マルチバイブレータとを設けた。ま
た、シリアル通信におけるパケット構造のデータ信号を
入力するｎ段のシフトレジスタと、フレーム同期符号を
有するｎ段の１ビットメモリと、前記ｎ段のシフトレジ
スタとｎ段の１ビットメモリよりの信号の排他的論理和
をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−ＯＲ
回路よりの信号の総和を算出する加算器と、該加算器よ
りの信号のレベルを所定の基準レベルと比較してそのレ
ベルを判別するレベル判別部と、該レベル判別信号と基
準信号との位相を比較してその位相差信号に対応して前
記基準信号を周波数を可変して発生するＰＬＬ回路とを
設けた。
決するため、シリアル通信におけるパケット構造のデー
タ信号を入力するｎ段のシフトレジスタと、フレーム同
期符号を有するｎ段の１ビットメモリと、前記ｎ段のシ
フトレジスタとｎ段の１ビットメモリよりの信号の排他
的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥ
Ｘ−ＯＲ回路よりの信号を入力し、アンドゲートするｎ
入力のＡＮＤ回路と、該ＡＮＤ回路よりの信号と基準信
号との位相を比較してその位相差信号に対応して前記基
準信号を周波数を可変して発生するＰＬＬ回路とを設け
た。また、シリアル通信におけるパケット構造のデータ
信号を入力するｎ段のシフトレジスタと、フレーム同期
符号を有するｎ段の１ビットメモリと、前記ｎ段のシフ
トレジスタとｎ段の１ビットメモリよりの信号の排他的
論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ
−ＯＲ回路よりの信号の総和を算出する加算器と、該加
算器よりの信号のレベルを所定の基準レベルと比較して
そのレベルを判別するレベル判別部とを設けた。また、
シリアル通信におけるパケット構造のデータ信号を入力
するｎ段のシフトレジスタと、フレーム同期符号を有す
るｎ段の１ビットメモリと、前記ｎ段のシフトレジスタ
とｎ段の１ビットメモリよりの信号の排他的論理和をと
る、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−ＯＲ回路
よりの信号の総和を算出する加算器と、該加算器よりの
信号のレベルを所定の基準レベルと比較してそのレベル
を判別するレベル判別部と、該レベル判別信号の前縁を
トリガー信号として一定時間所定レベルを保つ、再トリ
ガー不能な第１の単安定マルチバイブレータと、該第１
の単安定マルチバイブレータよりの信号の後縁をトリガ
ー信号として一定時間所定レベルを保つ、再トリガー不
能な第２の単安定マルチバイブレータとを設けた。ま
た、シリアル通信におけるパケット構造のデータ信号を
入力するｎ段のシフトレジスタと、フレーム同期符号を
有するｎ段の１ビットメモリと、前記ｎ段のシフトレジ
スタとｎ段の１ビットメモリよりの信号の排他的論理和
をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個のＥＸ−ＯＲ
回路よりの信号の総和を算出する加算器と、該加算器よ
りの信号のレベルを所定の基準レベルと比較してそのレ
ベルを判別するレベル判別部と、該レベル判別信号と基
準信号との位相を比較してその位相差信号に対応して前
記基準信号を周波数を可変して発生するＰＬＬ回路とを
設けた。
【０００５】
【作用】以上のように構成したので、本発明の第１の発
明によるフレーム同期検出回路によれば、入力するパケ
ット構造のデータ信号のフレーム同期信号を、予め記憶
するフレーム同期符号と１ビットづつ比較し、全てのビ
ットが一致すると出力する一致信号を、基準信号と位相
比較し、その差信号により基準信号の発振周波数を制御
することにより安定した発振の基準信号を生成し、該発
振信号を所定の波形に成形してフレーム同期検出信号と
して出力している。また、第２の発明によるフレーム同
期検出回路によれば、入力するパケット構造のデータ信
号のフレーム同期信号を、予め記憶するフレーム同期符
号と１ビットづつ比較し、この比較結果を全て加算した
レベルが所定レベル以上であれば、フレーム同期信号と
見なして一致信号を出力するようにし、該一致信号を所
定の波形に成形してフレーム同期検出信号として出力し
ている。また、第３の発明によるフレーム同期検出回路
によれば、前記第２の発明に加えて、前記一致信号の前
縁をトリガーとして再トリガ不能の第１の単安定マルチ
バイブレータを叩き、一定時間幅のパルスを生成し、該
パルスの後縁をトリガーとして再トリガ不能の第２の単
安定マルチバイブレータを叩いて一定時間幅のパルスを
生成し、該パルスをフレーム同期検出信号として出力し
ている。また、第４の発明によるフレーム同期検出回路
によれば、前記第２の発明に加えて、前記一致信号を、
基準信号と位相比較し、その差信号により基準信号の発
振周波数を制御することにより安定した発振の基準信号
を生成し、該発振信号を所定の波形に成形してフレーム
同期検出信号として出力している。
明によるフレーム同期検出回路によれば、入力するパケ
ット構造のデータ信号のフレーム同期信号を、予め記憶
するフレーム同期符号と１ビットづつ比較し、全てのビ
ットが一致すると出力する一致信号を、基準信号と位相
比較し、その差信号により基準信号の発振周波数を制御
することにより安定した発振の基準信号を生成し、該発
振信号を所定の波形に成形してフレーム同期検出信号と
して出力している。また、第２の発明によるフレーム同
期検出回路によれば、入力するパケット構造のデータ信
号のフレーム同期信号を、予め記憶するフレーム同期符
号と１ビットづつ比較し、この比較結果を全て加算した
レベルが所定レベル以上であれば、フレーム同期信号と
見なして一致信号を出力するようにし、該一致信号を所
定の波形に成形してフレーム同期検出信号として出力し
ている。また、第３の発明によるフレーム同期検出回路
によれば、前記第２の発明に加えて、前記一致信号の前
縁をトリガーとして再トリガ不能の第１の単安定マルチ
バイブレータを叩き、一定時間幅のパルスを生成し、該
パルスの後縁をトリガーとして再トリガ不能の第２の単
安定マルチバイブレータを叩いて一定時間幅のパルスを
生成し、該パルスをフレーム同期検出信号として出力し
ている。また、第４の発明によるフレーム同期検出回路
によれば、前記第２の発明に加えて、前記一致信号を、
基準信号と位相比較し、その差信号により基準信号の発
振周波数を制御することにより安定した発振の基準信号
を生成し、該発振信号を所定の波形に成形してフレーム
同期検出信号として出力している。
【０００６】
【実施例】以下、図面に基づいて本発明によるフレーム
同期検出回路を詳細に説明する。図１は本発明によるフ
レーム同期検出回路の一実施例を示すブロック図であ
る。図において、１はｎ段のシフトレジスタで、シリア
ル通信におけるパケット構造のデータ信号を入力して順
次シフトしながら記憶している。２はｎ段の１ビットメ
モリで、前記データ信号のフレーム同期符号を記憶して
いる。３はｎ個のＥＸ−ＯＲ回路で、前記ｎ段のシフト
レジスタ１よりの信号とｎ段の１ビットメモリよりの信
号をそれぞれ入力し、各段の排他的論理和をとってい
る。４はｎ入力のＡＮＤ回路で、前記ＥＸ−ＯＲ回路３
よりの信号のアンドをとって一致信号を出力している。
５はＰＬＬ回路で、前記ＡＮＤ回路４よりの一致信号と
電圧制御発振器（ＶＣＯ）５ｃよりの基準信号の位相を
比較し、その位相差信号を出力する位相比較器５ａと、
前記位相差信号の帶域制限して出力するループフィルタ
５ｂと、該ループフィルタ５ｂよりの信号により位相を
制御した基準信号を発生する前記ＶＣＯ５ｃとで構成し
ている。６は波形成形器で、前記ＰＬＬ回路５よりの信
号を所定のパルス幅に成形している。
同期検出回路を詳細に説明する。図１は本発明によるフ
レーム同期検出回路の一実施例を示すブロック図であ
る。図において、１はｎ段のシフトレジスタで、シリア
ル通信におけるパケット構造のデータ信号を入力して順
次シフトしながら記憶している。２はｎ段の１ビットメ
モリで、前記データ信号のフレーム同期符号を記憶して
いる。３はｎ個のＥＸ−ＯＲ回路で、前記ｎ段のシフト
レジスタ１よりの信号とｎ段の１ビットメモリよりの信
号をそれぞれ入力し、各段の排他的論理和をとってい
る。４はｎ入力のＡＮＤ回路で、前記ＥＸ−ＯＲ回路３
よりの信号のアンドをとって一致信号を出力している。
５はＰＬＬ回路で、前記ＡＮＤ回路４よりの一致信号と
電圧制御発振器（ＶＣＯ）５ｃよりの基準信号の位相を
比較し、その位相差信号を出力する位相比較器５ａと、
前記位相差信号の帶域制限して出力するループフィルタ
５ｂと、該ループフィルタ５ｂよりの信号により位相を
制御した基準信号を発生する前記ＶＣＯ５ｃとで構成し
ている。６は波形成形器で、前記ＰＬＬ回路５よりの信
号を所定のパルス幅に成形している。
【０００７】図２は、本発明によるフレーム同期検出回
路の別の実施例を示すブロック図である。図において、
図１と同一機能のものは同一記号としており、７は加算
器で、前記ＥＸ−ＯＲ回路よりの信号を全て加算した総
レベルを出力している。８はレベル判別部で、前記加算
器７よりの総レベルを所定のレベルと比較し、所定レベ
ル以上であれば一致信号を出力している。９は再トリガ
不能な第１の単安定マルチバイブレータで、前記レベル
判別部８よりの一致信号の前縁をトリガー信号として所
定の時間幅のパルスを生成している。１０は再トリガ不
能な第２の単安定マルチバイブレータで、前記第１の単
安定マルチバイブレータ９よりのパルスの後縁をトリガ
ー信号として所定の時間幅のパルスを生成し、フレーム
同期検出信号として出力している。
路の別の実施例を示すブロック図である。図において、
図１と同一機能のものは同一記号としており、７は加算
器で、前記ＥＸ−ＯＲ回路よりの信号を全て加算した総
レベルを出力している。８はレベル判別部で、前記加算
器７よりの総レベルを所定のレベルと比較し、所定レベ
ル以上であれば一致信号を出力している。９は再トリガ
不能な第１の単安定マルチバイブレータで、前記レベル
判別部８よりの一致信号の前縁をトリガー信号として所
定の時間幅のパルスを生成している。１０は再トリガ不
能な第２の単安定マルチバイブレータで、前記第１の単
安定マルチバイブレータ９よりのパルスの後縁をトリガ
ー信号として所定の時間幅のパルスを生成し、フレーム
同期検出信号として出力している。
【０００８】また、図３は本発明の第４の発明によるフ
レーム同期検出回路の別の実施例を示すブロック図であ
る。図において、図１、図２と同一機能のものは同一記
号としており、図３の場合、ＰＬＬ回路５には前記レベ
ル判別部８よりの一致信号を入力している。
レーム同期検出回路の別の実施例を示すブロック図であ
る。図において、図１、図２と同一機能のものは同一記
号としており、図３の場合、ＰＬＬ回路５には前記レベ
ル判別部８よりの一致信号を入力している。
【０００９】以上の構成において、つぎにその動作を説
明する。図４は、図１の要部の信号波形を示す波形図で
あり、本図を参照して図１の実施例の動作を説明する。
シリアル通信におけるパケット構造のデータ信号（Ｄｐ
ａｃ）はｎ段のシフトレジスタ１に入力し、順次シフト
しながらｎビット分記憶している。いま、このデータ信
号（Ｄｐａｃ）のｎビットで構成するフレーム同期信号
（Ｓｆ）部分がｎ段のシフトレジスタ１に記憶されたと
すると、フレーム同期符号を記憶するｎ段の１ビットメ
モリのデータと各段毎に一致するので、ｎ個のＥＸ−Ｏ
Ｒ回路３では２つの入力するデータが全て一致するので
全て（Ｈ）レベルを出力し、ＡＮＤ回路４からは一致信
号（Ｓｅｑ）が出力される。このとき、データ信号（Ｄ
ｐａｃ）のフレーム同期信号（Ｓｆ）の符号が、例え
ば、１ビットでも間違っていると、これに対応するＥＸ
−ＯＲ回路３の１個の出力は（Ｌ）レベルとなり、図４
の（Ａ）点に示すように、ＡＮＤ回路４からは一致信号
（Ｓｅｑ）は出力されない。以上のようにしてＡＮＤ回
路４から出力される一部の一致信号（Ｓｅｑ）が欠落し
た信号は、ＰＬＬ回路５に入力される。ＰＬＬ回路５で
は、ＶＣＯ５ｃで発生する基準信号（Ｓｓｔ）を一致信
号（Ｓｅｑ）の位相と比較して、その位相差に相当する
電圧でＶＣＯ５ｃの周波数を可変することにより、一致
信号（Ｓｅｑ）の位相にＶＣＯ５ｃの位相を合わせて出
力している。いま、上記、一部の一致信号（Ｓｅｑ）が
欠落した信号が入力した場合は、その欠落部分の位相差
に相当する電圧は発生しないが、１個前の一致信号（Ｓ
ｅｑ）との位相差に相当する電圧が保持されているた
め、図４の（Ａ）点のようにＶＣＯはその保持された電
圧により所定の周波数の基準信号（Ｓｓｔｄ）を継続発
生している。この基準信号（Ｓｓｔｄ）は波形成形部６
で所定の幅のパルス波形に成形してフレーム同期検出信
号（Ｓｆｓ）として出力している。
明する。図４は、図１の要部の信号波形を示す波形図で
あり、本図を参照して図１の実施例の動作を説明する。
シリアル通信におけるパケット構造のデータ信号（Ｄｐ
ａｃ）はｎ段のシフトレジスタ１に入力し、順次シフト
しながらｎビット分記憶している。いま、このデータ信
号（Ｄｐａｃ）のｎビットで構成するフレーム同期信号
（Ｓｆ）部分がｎ段のシフトレジスタ１に記憶されたと
すると、フレーム同期符号を記憶するｎ段の１ビットメ
モリのデータと各段毎に一致するので、ｎ個のＥＸ−Ｏ
Ｒ回路３では２つの入力するデータが全て一致するので
全て（Ｈ）レベルを出力し、ＡＮＤ回路４からは一致信
号（Ｓｅｑ）が出力される。このとき、データ信号（Ｄ
ｐａｃ）のフレーム同期信号（Ｓｆ）の符号が、例え
ば、１ビットでも間違っていると、これに対応するＥＸ
−ＯＲ回路３の１個の出力は（Ｌ）レベルとなり、図４
の（Ａ）点に示すように、ＡＮＤ回路４からは一致信号
（Ｓｅｑ）は出力されない。以上のようにしてＡＮＤ回
路４から出力される一部の一致信号（Ｓｅｑ）が欠落し
た信号は、ＰＬＬ回路５に入力される。ＰＬＬ回路５で
は、ＶＣＯ５ｃで発生する基準信号（Ｓｓｔ）を一致信
号（Ｓｅｑ）の位相と比較して、その位相差に相当する
電圧でＶＣＯ５ｃの周波数を可変することにより、一致
信号（Ｓｅｑ）の位相にＶＣＯ５ｃの位相を合わせて出
力している。いま、上記、一部の一致信号（Ｓｅｑ）が
欠落した信号が入力した場合は、その欠落部分の位相差
に相当する電圧は発生しないが、１個前の一致信号（Ｓ
ｅｑ）との位相差に相当する電圧が保持されているた
め、図４の（Ａ）点のようにＶＣＯはその保持された電
圧により所定の周波数の基準信号（Ｓｓｔｄ）を継続発
生している。この基準信号（Ｓｓｔｄ）は波形成形部６
で所定の幅のパルス波形に成形してフレーム同期検出信
号（Ｓｆｓ）として出力している。
【００１０】図５は、図２の要部の信号波形を示す波形
図であり、本図を参照して図２の実施例の動作を説明す
る。シリアル通信におけるパケット構造のデータ信号
（Ｄｐａｃ）はｎ段のシフトレジスタ１に入力し、順次
シフトしながら記憶している。いま、このデータ信号
（Ｄｐａｃ）のフレーム同期信号（Ｓｆ）部分がｎ段の
シフトレジスタ１に記憶されたとすると、フレーム同期
符号を記憶するｎ段の１ビットメモリのデータと各段毎
に一致するので、ｎ個のＥＸ−ＯＲ回路３では２つの入
力するデータが全て一致するので全て（Ｈ）レベルを出
力し、加算器７からは総レベル（Ｔｎ）信号が出力され
る。このとき、データ信号（Ｄｐａｃ）のフレーム同期
信号（Ｓｆ）の符号が、例えば、ｘビット間違っている
と、これに対応するＥＸ−ＯＲ回路３のｘ個の出力は
（Ｌ）レベルとなり、加算器７からは総レベル（Ｔｎ−
ｘ）信号が出力される。
図であり、本図を参照して図２の実施例の動作を説明す
る。シリアル通信におけるパケット構造のデータ信号
（Ｄｐａｃ）はｎ段のシフトレジスタ１に入力し、順次
シフトしながら記憶している。いま、このデータ信号
（Ｄｐａｃ）のフレーム同期信号（Ｓｆ）部分がｎ段の
シフトレジスタ１に記憶されたとすると、フレーム同期
符号を記憶するｎ段の１ビットメモリのデータと各段毎
に一致するので、ｎ個のＥＸ−ＯＲ回路３では２つの入
力するデータが全て一致するので全て（Ｈ）レベルを出
力し、加算器７からは総レベル（Ｔｎ）信号が出力され
る。このとき、データ信号（Ｄｐａｃ）のフレーム同期
信号（Ｓｆ）の符号が、例えば、ｘビット間違っている
と、これに対応するＥＸ−ＯＲ回路３のｘ個の出力は
（Ｌ）レベルとなり、加算器７からは総レベル（Ｔｎ−
ｘ）信号が出力される。
【００１１】以上のようにして加算器７から出力される
総レベル（Ｔｎ−ｘ）信号を、レベル判別部８に入力し
て、所定のレベル（Ｔｎ−ｙ）と比較し、所定のレベル
（Ｔｎ−ｙ）より大きければ、一致したと見なし、一致
信号（Ｓｅｑ）を出力して、再トリガー不能の第１の単
安定マルチバイブレータ９に入力している。前記再トリ
ガー不能の第１の単安定マルチバイブレータ９では、入
力する前記一致信号（Ｓｅｑ）の前縁をトリガーとして
所定の幅のパルス（Ｐ１）を発生し、再トリガー不能の
第２の単安定マルチバイブレータ１０に入力している。
前記再トリガー不能の第２の単安定マルチバイブレータ
１０では前記パルス（Ｐ１）の後縁をトリガーとして所
定の幅のパルス（Ｐ２）を発生し、フレーム同期検出信
号（Ｓｆｓ）として出力している。
総レベル（Ｔｎ−ｘ）信号を、レベル判別部８に入力し
て、所定のレベル（Ｔｎ−ｙ）と比較し、所定のレベル
（Ｔｎ−ｙ）より大きければ、一致したと見なし、一致
信号（Ｓｅｑ）を出力して、再トリガー不能の第１の単
安定マルチバイブレータ９に入力している。前記再トリ
ガー不能の第１の単安定マルチバイブレータ９では、入
力する前記一致信号（Ｓｅｑ）の前縁をトリガーとして
所定の幅のパルス（Ｐ１）を発生し、再トリガー不能の
第２の単安定マルチバイブレータ１０に入力している。
前記再トリガー不能の第２の単安定マルチバイブレータ
１０では前記パルス（Ｐ１）の後縁をトリガーとして所
定の幅のパルス（Ｐ２）を発生し、フレーム同期検出信
号（Ｓｆｓ）として出力している。
【００１２】例えば、データ信号（Ｄｐａｃ）のデータ
信号（Ｓｄ）部分がフレーム同期信号（Ｓｆ）の符号と
（ｙ−１）ビット異なる信号だったと仮定すると、加算
器７からは総レベル（Ｔｎ−（ｙ−１））信号が出力さ
れ、このレベルはレベル判別部８にて比較される所定の
レベル（Ｔｎ−ｙ）より大きいので、図５の（Ｂ）点に
示すように、一致信号（Ｓｅｑ）としてデータのタイミ
ングに出力されるが、このタイミングは前記再トリガー
不能の第１の単安定マルチバイブレータ９の動作期間で
あるため、トリガーされず、前記再トリガー不能の第２
の単安定マルチバイブレータ１０からは正常なフレーム
同期検出信号（Ｓｆｓ）が出力される。
信号（Ｓｄ）部分がフレーム同期信号（Ｓｆ）の符号と
（ｙ−１）ビット異なる信号だったと仮定すると、加算
器７からは総レベル（Ｔｎ−（ｙ−１））信号が出力さ
れ、このレベルはレベル判別部８にて比較される所定の
レベル（Ｔｎ−ｙ）より大きいので、図５の（Ｂ）点に
示すように、一致信号（Ｓｅｑ）としてデータのタイミ
ングに出力されるが、このタイミングは前記再トリガー
不能の第１の単安定マルチバイブレータ９の動作期間で
あるため、トリガーされず、前記再トリガー不能の第２
の単安定マルチバイブレータ１０からは正常なフレーム
同期検出信号（Ｓｆｓ）が出力される。
【００１３】図６は、図３の要部の信号波形を示す波形
図であり、本図を参照して図３の実施例の動作を説明す
る。シリアル通信におけるパケット構造のデータ信号
（Ｄｐａｃ）はｎ段のシフトレジスタ１に入力し、順次
シフトしながら記憶している。いま、このデータ信号
（Ｄｐａｃ）のフレーム同期信号（Ｓｆ）部分がｎ段の
シフトレジスタ１に記憶されたとすると、フレーム同期
符号を記憶するｎ段の１ビットメモリのデータと各段毎
に一致するので、ｎ個のＥＸ−ＯＲ回路３では２つの入
力するデータが全て一致するので全て（Ｈ）レベルを出
力し、加算器７からは総レベル（Ｔｎ）信号が出力され
る。このとき、データ信号（Ｄｐａｃ）のフレーム同期
信号（Ｓｆ）の符号が、例えば、ｘビット間違っている
と、これに対応するＥＸ−ＯＲ回路３のｘ個の出力は
（Ｌ）レベルとなり、加算器７からは総レベル（Ｔｎ−
ｘ）信号が出力される。
図であり、本図を参照して図３の実施例の動作を説明す
る。シリアル通信におけるパケット構造のデータ信号
（Ｄｐａｃ）はｎ段のシフトレジスタ１に入力し、順次
シフトしながら記憶している。いま、このデータ信号
（Ｄｐａｃ）のフレーム同期信号（Ｓｆ）部分がｎ段の
シフトレジスタ１に記憶されたとすると、フレーム同期
符号を記憶するｎ段の１ビットメモリのデータと各段毎
に一致するので、ｎ個のＥＸ−ＯＲ回路３では２つの入
力するデータが全て一致するので全て（Ｈ）レベルを出
力し、加算器７からは総レベル（Ｔｎ）信号が出力され
る。このとき、データ信号（Ｄｐａｃ）のフレーム同期
信号（Ｓｆ）の符号が、例えば、ｘビット間違っている
と、これに対応するＥＸ−ＯＲ回路３のｘ個の出力は
（Ｌ）レベルとなり、加算器７からは総レベル（Ｔｎ−
ｘ）信号が出力される。
【００１４】以上のようにして加算器７から出力される
総レベル（Ｔｎ−ｘ）信号を、レベル判別部８に入力し
て、所定のレベル（Ｔｎ−ｙ）と比較し、所定のレベル
（Ｔｎ−ｙ）より大きければ、一致したと見なし、一致
信号（Ｓｅｑ）を出力して、ＰＬＬ回路５に入力してい
る。例えば、データ信号（Ｄｐａｃ）のデータ信号（Ｓ
ｄ）部分がフレーム同期信号（Ｓｆ）の符号と（ｙ−
１）ビット異なる信号だったと仮定すると、加算器７か
らは総レベル（Ｔｎ−（ｙ−１））信号が出力され、こ
のレベルはレベル判別部８にて比較される所定のレベル
（Ｔｎ−ｙ）より大きいので、図６の（Ｂ）点に示すよ
うに、疑似一致信号（Ｓｅｑ’）としてデータのタイミ
ングに出力される。
総レベル（Ｔｎ−ｘ）信号を、レベル判別部８に入力し
て、所定のレベル（Ｔｎ−ｙ）と比較し、所定のレベル
（Ｔｎ−ｙ）より大きければ、一致したと見なし、一致
信号（Ｓｅｑ）を出力して、ＰＬＬ回路５に入力してい
る。例えば、データ信号（Ｄｐａｃ）のデータ信号（Ｓ
ｄ）部分がフレーム同期信号（Ｓｆ）の符号と（ｙ−
１）ビット異なる信号だったと仮定すると、加算器７か
らは総レベル（Ｔｎ−（ｙ−１））信号が出力され、こ
のレベルはレベル判別部８にて比較される所定のレベル
（Ｔｎ−ｙ）より大きいので、図６の（Ｂ）点に示すよ
うに、疑似一致信号（Ｓｅｑ’）としてデータのタイミ
ングに出力される。
【００１５】以上のようにしてレベル判別部８から出力
される疑似一致信号（Ｓｅｑ’）を含む信号は、ＰＬＬ
回路５に入力される。ＰＬＬ回路５では、ＶＣＯ５ｃで
発生する基準信号（Ｓｓｔｄ）をレベル判別部８からの
一致信号（Ｓｅｑ）の位相と比較し、その位相差信号が
ループフィルタにて帶域制限され、位相差に相当する電
圧でＶＣＯ５ｃを制御することにより、ＶＣＯ５ｃの周
波数を可変して前記一致信号（Ｓｅｑ）と位相が合うよ
うにしている。いま、上記のように、ＶＣＯ５ｃで安定
に基準信号（Ｓｓｔ）が発生しているときに、レベル判
別部８から疑似一致信号（Ｓｅｑ’）が入力されたとす
ると、基準信号（Ｓｓｔｄ）との位相差信号がループフ
ィルタ５ｂにて帶域制限され、位相差に相当する電圧だ
けＶＣＯ制御電圧を変化させてＶＣＯ５ｃに入力され、
一時的に発振周波数を変えて基準信号（Ｓｓｔｄ）の位
相が疑似一致信号（Ｓｅｑ’）と合うように制御される
が、ループフィルタ５ｂの時定数を大きく設定しておく
と、フライホイール効果によりそれほど周波数は変化せ
ず、つぎの正常な一致信号（Ｓｅｑ）が入力されると、
その一致信号（Ｓｅｑ）に位相が合うように制御してい
る。前記ＰＬＬ回路５よりの基準信号（Ｓｓｔｄ）は、
波形成形部６で所定の幅のパルス波形に成形してフレー
ム同期検出信号（Ｓｆｓ）として出力している。
される疑似一致信号（Ｓｅｑ’）を含む信号は、ＰＬＬ
回路５に入力される。ＰＬＬ回路５では、ＶＣＯ５ｃで
発生する基準信号（Ｓｓｔｄ）をレベル判別部８からの
一致信号（Ｓｅｑ）の位相と比較し、その位相差信号が
ループフィルタにて帶域制限され、位相差に相当する電
圧でＶＣＯ５ｃを制御することにより、ＶＣＯ５ｃの周
波数を可変して前記一致信号（Ｓｅｑ）と位相が合うよ
うにしている。いま、上記のように、ＶＣＯ５ｃで安定
に基準信号（Ｓｓｔ）が発生しているときに、レベル判
別部８から疑似一致信号（Ｓｅｑ’）が入力されたとす
ると、基準信号（Ｓｓｔｄ）との位相差信号がループフ
ィルタ５ｂにて帶域制限され、位相差に相当する電圧だ
けＶＣＯ制御電圧を変化させてＶＣＯ５ｃに入力され、
一時的に発振周波数を変えて基準信号（Ｓｓｔｄ）の位
相が疑似一致信号（Ｓｅｑ’）と合うように制御される
が、ループフィルタ５ｂの時定数を大きく設定しておく
と、フライホイール効果によりそれほど周波数は変化せ
ず、つぎの正常な一致信号（Ｓｅｑ）が入力されると、
その一致信号（Ｓｅｑ）に位相が合うように制御してい
る。前記ＰＬＬ回路５よりの基準信号（Ｓｓｔｄ）は、
波形成形部６で所定の幅のパルス波形に成形してフレー
ム同期検出信号（Ｓｆｓ）として出力している。
【００１６】
【発明の効果】以上説明したように、本発明によるフレ
ーム同期検出回路によれば、本発明によるフレーム同期
検出回路によれば、例えば、入力するパケット構造のデ
ータ信号のフレーム同期信号を、予め記憶するフレーム
同期符号と１ビットづつ比較し、全てのビットが一致す
ると出力する一致信号を、基準信号と位相比較し、その
差信号により基準信号の発振周波数を制御することによ
り安定した発振の基準信号を生成し、該発振信号を所定
の波形に成形してフレーム同期検出信号として出力して
いるので、入力するデータ信号のフレーム同期符号に１
ビットから数ビットの誤りがあっても、フレーム同期検
出信号が欠落することのないフレーム同期検出回路を提
供することができる。
ーム同期検出回路によれば、本発明によるフレーム同期
検出回路によれば、例えば、入力するパケット構造のデ
ータ信号のフレーム同期信号を、予め記憶するフレーム
同期符号と１ビットづつ比較し、全てのビットが一致す
ると出力する一致信号を、基準信号と位相比較し、その
差信号により基準信号の発振周波数を制御することによ
り安定した発振の基準信号を生成し、該発振信号を所定
の波形に成形してフレーム同期検出信号として出力して
いるので、入力するデータ信号のフレーム同期符号に１
ビットから数ビットの誤りがあっても、フレーム同期検
出信号が欠落することのないフレーム同期検出回路を提
供することができる。
【図１】本発明によるフレーム同期検出回路の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】本発明によるフレーム同期検出回路の別の実施
例を示すブロック図である。
例を示すブロック図である。
【図３】本発明によるフレーム同期検出回路の別の実施
例を示すブロック図である。
例を示すブロック図である。
【図４】本発明によるフレーム同期検出回路の要部の波
形を示す波形図である。
形を示す波形図である。
【図５】本発明によるフレーム同期検出回路の要部の波
形を示す波形図である。
形を示す波形図である。
【図６】本発明によるフレーム同期検出回路の要部の波
形を示す波形図である。
形を示す波形図である。
【図７】従来のフレーム同期検出回路を示すブロック図
である。
である。
１ ｎ段のシフトレジスタ ２ ｎ段の１ビットメモリ ３ ｎ個のＥＸ−ＯＲ回路 ４ ｎ入力ＡＮＤ回路 ５ ＰＬＬ回路 ５ａ 位相比較器 ５ｂ ループフィルタ ５ｃ ＶＣＯ ６ 波形成形部 ７ 加算器 ８ レベル判別部 ９ 第１の単安定マルチバイブレータ １０ 第２の単安定マルチバイブレータ
Claims (7)
- 【請求項１】 シリアル通信におけるパケット構造のデ
ータ信号を入力するｎ段のシフトレジスタと、フレーム
同期符号を有するｎ段の１ビットメモリと、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個の
ＥＸ−ＯＲ回路よりの信号を入力し、アンドゲートする
ｎ入力のＡＮＤ回路と、該ＡＮＤ回路よりの信号と基準
信号との位相を比較してその位相差信号に対応して前記
基準信号を周波数を可変して発生するＰＬＬ回路とを設
けてなることを特徴とするフレーム同期検出回路。 - 【請求項２】 シリアル通信におけるパケット構造のデ
ータ信号を入力するｎ段のシフトレジスタと、フレーム
同期符号を有するｎ段の１ビットメモリと、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個の
ＥＸ−ＯＲ回路よりの信号の総和を算出する加算器と、
該加算器よりの信号のレベルを所定の基準レベルと比較
してそのレベルを判別するレベル判別部とを設けてなる
ことを特徴とするフレーム同期検出回路。 - 【請求項３】 シリアル通信におけるパケット構造のデ
ータ信号を入力するｎ段のシフトレジスタと、フレーム
同期符号を有するｎ段の１ビットメモリと、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個の
ＥＸ−ＯＲ回路よりの信号の総和を算出する加算器と、
該加算器よりの信号のレベルを所定の基準レベルと比較
してそのレベルを判別するレベル判別部と、該レベル判
別信号の前縁をトリガー信号として一定時間所定レベル
を保つ、再トリガー不能な第１の単安定マルチバイブレ
ータと、該第１の単安定マルチバイブレータよりの信号
の後縁をトリガー信号として一定時間所定レベルを保
つ、再トリガー不能な第２の単安定マルチバイブレータ
とを設けてなることを特徴とするフレーム同期検出回
路。 - 【請求項４】 シリアル通信におけるパケット構造のデ
ータ信号を入力するｎ段のシフトレジスタと、フレーム
同期符号を有するｎ段の１ビットメモリと、前記ｎ段の
シフトレジスタとｎ段の１ビットメモリよりの信号の排
他的論理和をとる、ｎ個のＥＸ−ＯＲ回路と、該ｎ個の
ＥＸ−ＯＲ回路よりの信号の総和を算出する加算器と、
該加算器よりの信号のレベルを所定の基準レベルと比較
してそのレベルを判別するレベル判別部と、該レベル判
別信号と基準信号との位相を比較してその位相差信号に
対応して前記基準信号を周波数を可変して発生するＰＬ
Ｌ回路とを設けてなることを特徴とするフレーム同期検
出回路。 - 【請求項５】 前記第１の単安定マルチバイブレータ
は、前記所定レベルを保つ時間をフレームの周期より若
干短くしてなることを特徴とする請求項３記載のフレー
ム同期検出回路。 - 【請求項６】 前記第２の単安定マルチバイブレータ
は、前記所定レベルを保つ時間をフレームの周期から前
記第１の単安定マルチバイブレータの単安定時間を差し
引いた時間としてなることを特徴とする請求項１記載の
フレーム同期検出回路。 - 【請求項７】 前記ＰＬＬ回路の出力には、波形を所定
の波形に成形する波形成形回路を設けてなることを特徴
とする請求項１または請求項４記載のフレーム同期検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143464A JPH08335936A (ja) | 1995-06-09 | 1995-06-09 | フレーム同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143464A JPH08335936A (ja) | 1995-06-09 | 1995-06-09 | フレーム同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335936A true JPH08335936A (ja) | 1996-12-17 |
Family
ID=15339322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7143464A Pending JPH08335936A (ja) | 1995-06-09 | 1995-06-09 | フレーム同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034568A1 (en) * | 1997-12-29 | 1999-07-08 | Kabushiki Kaisha Kenwood | Circuit for capturing frame sync signal in receiver |
| WO2000044125A1 (fr) * | 1999-01-20 | 2000-07-27 | Matsushita Electric Industrial Co., Ltd. | Procede et appareil de transmission de donnees, et procede et appareil de reception de donnees |
-
1995
- 1995-06-09 JP JP7143464A patent/JPH08335936A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034568A1 (en) * | 1997-12-29 | 1999-07-08 | Kabushiki Kaisha Kenwood | Circuit for capturing frame sync signal in receiver |
| US6625239B1 (en) | 1997-12-29 | 2003-09-23 | Kabushiki Kaisha Kenwood | Circuit for capturing frame sync signal in receiver |
| WO2000044125A1 (fr) * | 1999-01-20 | 2000-07-27 | Matsushita Electric Industrial Co., Ltd. | Procede et appareil de transmission de donnees, et procede et appareil de reception de donnees |
| US7408960B1 (en) | 1999-01-20 | 2008-08-05 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for data transmission, and method and apparatus for data reception |
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