JPS6298748A - 多層配線の接続方法 - Google Patents
多層配線の接続方法Info
- Publication number
- JPS6298748A JPS6298748A JP23970685A JP23970685A JPS6298748A JP S6298748 A JPS6298748 A JP S6298748A JP 23970685 A JP23970685 A JP 23970685A JP 23970685 A JP23970685 A JP 23970685A JP S6298748 A JPS6298748 A JP S6298748A
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- JP
- Japan
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- wiring pattern
- wiring
- film
- resist film
- forming
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線構造の半導体集積回路における多層
配線の接続方法、特に眉間絶縁膜を挾んで重なり合う配
線間の接続方法に関する。
配線の接続方法、特に眉間絶縁膜を挾んで重なり合う配
線間の接続方法に関する。
従来、この種の接続方法は、第1の材料による第1の配
線パターンを形成した後、気相成長法等によって二酸化
シリコン・窒化シリコン等の層間絶縁膜を全面に被着し
、次に写真蝕刻法によって該層間絶縁膜にスルーホール
を設けて第1の配線パターンの表面を露出させた後フォ
トレジスト膜を除去し、しかる後スパッタ法あるいは蒸
着法によって全面に第2の配線材料を被着させ、再び写
真蝕刻法によって該スルーホールを覆う第2の材料によ
る第2の配線パターンを形成するというのが一般的であ
った。
線パターンを形成した後、気相成長法等によって二酸化
シリコン・窒化シリコン等の層間絶縁膜を全面に被着し
、次に写真蝕刻法によって該層間絶縁膜にスルーホール
を設けて第1の配線パターンの表面を露出させた後フォ
トレジスト膜を除去し、しかる後スパッタ法あるいは蒸
着法によって全面に第2の配線材料を被着させ、再び写
真蝕刻法によって該スルーホールを覆う第2の材料によ
る第2の配線パターンを形成するというのが一般的であ
った。
上述した従来の多層配線の接続方法は、次の様な欠点■
■■があった。
■■があった。
■ スルーホール凹部および側面を第2の配線パターン
が這うことと、第2の配線材料を基板上へ被着する方法
がスパッタや蒸着法で行なわれることとの為、スルーホ
ール凹部および側面に被着する配線材料の膜厚は、層間
絶縁膜表面の平坦部の膜厚と比べ極端に薄くなる。一方
、第2の配線で電源線を形成させるなど一本の第2の配
線に多くの第1の配線が芋する式に接続される場合、エ
レクトロマイグレーションによる第2の配線の切断を考
慮すると、第2の配線の断面積は、ある限界面積以上で
なければならない。断面にスルーホールを含む第2の配
線の断面積は、上記理由により断面にスルーホールを、
肩しない同線幅の第2の配線のものよりも小さい。従っ
て、断面にスルーホールを含む第2の配線の線幅はスル
ーホールを有しない配線の線幅よりも大きくする必要が
あり、高集積度の半導体集積回路を実現しにくい。
が這うことと、第2の配線材料を基板上へ被着する方法
がスパッタや蒸着法で行なわれることとの為、スルーホ
ール凹部および側面に被着する配線材料の膜厚は、層間
絶縁膜表面の平坦部の膜厚と比べ極端に薄くなる。一方
、第2の配線で電源線を形成させるなど一本の第2の配
線に多くの第1の配線が芋する式に接続される場合、エ
レクトロマイグレーションによる第2の配線の切断を考
慮すると、第2の配線の断面積は、ある限界面積以上で
なければならない。断面にスルーホールを含む第2の配
線の断面積は、上記理由により断面にスルーホールを、
肩しない同線幅の第2の配線のものよりも小さい。従っ
て、断面にスルーホールを含む第2の配線の線幅はスル
ーホールを有しない配線の線幅よりも大きくする必要が
あり、高集積度の半導体集積回路を実現しにくい。
■ 層間絶縁膜にスルーホールを設けた後、第2の配線
パターンを形成していた為、スルーホールを形成するエ
ツチング工程においてフォトレジスト膜に生じたピンホ
ールにより層間絶縁膜に異常開孔が形成され、第、lの
配線と第2の配。
パターンを形成していた為、スルーホールを形成するエ
ツチング工程においてフォトレジスト膜に生じたピンホ
ールにより層間絶縁膜に異常開孔が形成され、第、lの
配線と第2の配。
線が短絡し半導体集積回路の歩留りが低下する。
■ 配線工程以前のパターンニング形状を共通とし、配
線工程以降を品種毎にパターンニングするマスタースラ
イス方式の半導体集積回路やマスクROMの製造工期が
長くなる。
線工程以降を品種毎にパターンニングするマスタースラ
イス方式の半導体集積回路やマスクROMの製造工期が
長くなる。
本発明は、基板上に第1の材料による第1の配線パター
ンを形成した後、絶縁膜を全面に被着させる工程と、第
1の配線パターンの連続する二つの部分PおよびPのう
ち部分Pを覆い・部分Pを覆わない様、第2の材料から
なる第2の配線パターンを該絶縁膜上に形成する工程と
、写真蝕刻によってレジスト膜に該部分PおよびPにま
たがる開孔パターンを設ける工程と、第2の配線パター
ンと該レジスト膜をマスクとして該絶縁膜にスルーホー
ルを設けて第1の配線パターンの表面を露出させる工程
と、全面に第3の材料を被着させた後、リフトオフ法に
よって該レジスト膜上に被着した第3の材料およびレジ
スト膜を除去し、第3の材料を介して第1および第2の
配線パターンを電気的に接続する工程とを含むことを特
徴とする多I−配線の接続方法である。
ンを形成した後、絶縁膜を全面に被着させる工程と、第
1の配線パターンの連続する二つの部分PおよびPのう
ち部分Pを覆い・部分Pを覆わない様、第2の材料から
なる第2の配線パターンを該絶縁膜上に形成する工程と
、写真蝕刻によってレジスト膜に該部分PおよびPにま
たがる開孔パターンを設ける工程と、第2の配線パター
ンと該レジスト膜をマスクとして該絶縁膜にスルーホー
ルを設けて第1の配線パターンの表面を露出させる工程
と、全面に第3の材料を被着させた後、リフトオフ法に
よって該レジスト膜上に被着した第3の材料およびレジ
スト膜を除去し、第3の材料を介して第1および第2の
配線パターンを電気的に接続する工程とを含むことを特
徴とする多I−配線の接続方法である。
第1図(a)、 (b)は、本発明の一実施例の平面図
およびx−x’線断面図である。第1図中、番号1〜5
は、夫々、半導体素子を内蔵する基板、厚さ0.5μm
のアルミニウムによる第lの配線、プラズマ気相成長法
による厚さ10μmの7化シリコン膜、厚さ0.8μm
のアルミニュームによる第2の配線、厚さ0.2μmの
アルミニュームによる第3の配線である。
およびx−x’線断面図である。第1図中、番号1〜5
は、夫々、半導体素子を内蔵する基板、厚さ0.5μm
のアルミニウムによる第lの配線、プラズマ気相成長法
による厚さ10μmの7化シリコン膜、厚さ0.8μm
のアルミニュームによる第2の配線、厚さ0.2μmの
アルミニュームによる第3の配線である。
本発明の特徴を、本発明の一実施例の製造工程フローを
用いて更に詳しく説明する。
用いて更に詳しく説明する。
バイポーラトランジスタ等の半導体素子を内蔵する基板
lの表面に、従来からの方法で厚さ0.5μmのアルミ
ニュームによる第1の配?fM2を形成し、しかる後プ
ラズマ気相成長法によって厚さ1.0μmの窒化シリコ
ン膜3を全面に被着し、次にスパッタ法によって厚さ0
.8μmのアルミニュームを全面に被着させた後、写真
蝕刻法によって第2の配線パターン4を形成する(第2
図(a))、このとき、第1の配線パターンと接続した
い場所にある第2の配線パターンは、第1の配線パター
ン2の連続する二つの部分PおよびPのうち部分Pを覆
い、部分Pを覆わない様にする(第2図(b))。
lの表面に、従来からの方法で厚さ0.5μmのアルミ
ニュームによる第1の配?fM2を形成し、しかる後プ
ラズマ気相成長法によって厚さ1.0μmの窒化シリコ
ン膜3を全面に被着し、次にスパッタ法によって厚さ0
.8μmのアルミニュームを全面に被着させた後、写真
蝕刻法によって第2の配線パターン4を形成する(第2
図(a))、このとき、第1の配線パターンと接続した
い場所にある第2の配線パターンは、第1の配線パター
ン2の連続する二つの部分PおよびPのうち部分Pを覆
い、部分Pを覆わない様にする(第2図(b))。
次に写真蝕刻によって、レジストpA6に該部分Pおよ
びPにまたがる開孔パターン7を設しナた後、第2の配
線パターン4およびレジスト膜7をマスクとして平行平
板型のプラズマエツチング装置によって窒化シリコン膜
3を除去しスルーホール8を設け、第1の配線パターン
の表面を露出させる(第3図(a)、 (b) )。
びPにまたがる開孔パターン7を設しナた後、第2の配
線パターン4およびレジスト膜7をマスクとして平行平
板型のプラズマエツチング装置によって窒化シリコン膜
3を除去しスルーホール8を設け、第1の配線パターン
の表面を露出させる(第3図(a)、 (b) )。
次にレジスト膜6を残したままスパッタ法によって全面
に厚さ0.2μmのアルミニューム膜を被着させた後、
リフトオフ法によってレジスト、に上に被着したアルミ
ニューム膜およびレジスト膜6を除去すれば、第1.1
′図に示した様に厚さ0.2μmのアルミニューム配線
5を介して第1および第2の配線パターンを電気的に接
続される。
に厚さ0.2μmのアルミニューム膜を被着させた後、
リフトオフ法によってレジスト、に上に被着したアルミ
ニューム膜およびレジスト膜6を除去すれば、第1.1
′図に示した様に厚さ0.2μmのアルミニューム配線
5を介して第1および第2の配線パターンを電気的に接
続される。
以上説明した様に本発明は、スルーホールを設ける前に
第2の配線、パターンを形成することKより、第2の配
線パターンがスルーホール凹部を這うことが無い。従っ
てアルミマイグレーションを考慮した場合、第2の配線
パターンの線幅を従来のものより狭くすることが出来、
従来よりより高集積度の半導体集積回路を実現できる。
第2の配線、パターンを形成することKより、第2の配
線パターンがスルーホール凹部を這うことが無い。従っ
てアルミマイグレーションを考慮した場合、第2の配線
パターンの線幅を従来のものより狭くすることが出来、
従来よりより高集積度の半導体集積回路を実現できる。
また、眉間絶縁膜にスルーホールを設ける以前に第2の
配線パターンを形成している為、眉間絶縁膜にスルーホ
ールを設ける工程で生じる異常開孔により第1および第
2の配線が短絡し歩留りが低下するということが無くな
る。更に同上の理由によって、マスタースライス方式の
半導体集積回路やマスクROMの工期短縮効果がある。
配線パターンを形成している為、眉間絶縁膜にスルーホ
ールを設ける工程で生じる異常開孔により第1および第
2の配線が短絡し歩留りが低下するということが無くな
る。更に同上の理由によって、マスタースライス方式の
半導体集積回路やマスクROMの工期短縮効果がある。
冑、前述の実施例では、第1および第2の配線パターン
4は、第2の配線パターンの両側面でアルミニューム配
線5を介して接続されているが、レジスト開孔7の大き
さを変ることによって第2の配線パターンの片側面だけ
で接続可能である。
4は、第2の配線パターンの両側面でアルミニューム配
線5を介して接続されているが、レジスト開孔7の大き
さを変ることによって第2の配線パターンの片側面だけ
で接続可能である。
また、実施例では配線パターンの層数は二つであったが
第1図の製造工程後、再びプラズマ気相成長による第2
の窒化シリコン膜を全面に被着し、しかる後同膜上に第
4の配線パターンを形成するという風にして繰返すこと
によって配線パターンの数に関係なく本発明が適用可能
である。
第1図の製造工程後、再びプラズマ気相成長による第2
の窒化シリコン膜を全面に被着し、しかる後同膜上に第
4の配線パターンを形成するという風にして繰返すこと
によって配線パターンの数に関係なく本発明が適用可能
である。
第1図(a)、 (b)ないし第3図(al、 (b)
は、本発明の一実施例の製造工程フローを説明する為の
夫々平面図およびx−x’線断面図である。 l・・・・・・基板、2・・・・・・第1のアルミニュ
ーム配線、3・・・・・・窒化シリコン膜、4・・・・
・・第2のアルミニューム配線、5・・・・・・第3の
アルミニー−ム配線、6・・・・・・フォトレジスト膜
、7・・・・・・レジスト膜の開孔、8・・・・・・ス
ルーホール。 α0 (b) 第3図
は、本発明の一実施例の製造工程フローを説明する為の
夫々平面図およびx−x’線断面図である。 l・・・・・・基板、2・・・・・・第1のアルミニュ
ーム配線、3・・・・・・窒化シリコン膜、4・・・・
・・第2のアルミニューム配線、5・・・・・・第3の
アルミニー−ム配線、6・・・・・・フォトレジスト膜
、7・・・・・・レジスト膜の開孔、8・・・・・・ス
ルーホール。 α0 (b) 第3図
Claims (1)
- 基板上に第1の材料による第1の配線パターンを形成し
た後、全面に絶縁膜を被着させる工程と、第1の配線パ
ターンで連続する第1および第2の部分のうち第1部分
を覆い第2の部分を覆わない様第2の材料からなる第2
の配線パターンを該絶縁膜上に形成する工程と、写真蝕
刻によってレジスト膜に該第1および第2の部分にまた
がる開孔パターンを設ける工程と、第2の配線パターン
と該レジスト膜をマスクとして該絶縁膜にスルーホール
を設けて第1の配線パターンの表面を露出させる工程と
、全面に第3の材料を被着させた後、リフトオフ法によ
って該レジスト膜上に被着した第3の材料および該レジ
スト膜を除去し、第3の材料を介して第1および第2の
配線パターンを電気的に接続する工程とを含むことを特
徴とする多層配線の接続方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23970685A JPS6298748A (ja) | 1985-10-25 | 1985-10-25 | 多層配線の接続方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23970685A JPS6298748A (ja) | 1985-10-25 | 1985-10-25 | 多層配線の接続方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6298748A true JPS6298748A (ja) | 1987-05-08 |
Family
ID=17048710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23970685A Pending JPS6298748A (ja) | 1985-10-25 | 1985-10-25 | 多層配線の接続方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6298748A (ja) |
-
1985
- 1985-10-25 JP JP23970685A patent/JPS6298748A/ja active Pending
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