JPS6276871A - 画質補正回路 - Google Patents
画質補正回路Info
- Publication number
- JPS6276871A JPS6276871A JP60216395A JP21639585A JPS6276871A JP S6276871 A JPS6276871 A JP S6276871A JP 60216395 A JP60216395 A JP 60216395A JP 21639585 A JP21639585 A JP 21639585A JP S6276871 A JPS6276871 A JP S6276871A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- circuit
- maximum value
- minimum value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/20—Circuitry for controlling amplitude response
- H04N5/205—Circuitry for controlling amplitude response for correcting amplitude versus frequency characteristic
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/142—Edging; Contouring
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は例えばカラーテレビジョン受像機の映像信号処
理回路に用いて画質補正を行うための画質補正回路に関
する。
理回路に用いて画質補正を行うための画質補正回路に関
する。
［発明の技術背景］
例えば、カラーテレビジョン受像機の映像信号処理回路
では、増幅段数やイ」加回路などが多いため配線による
分布容母も増加する。このため、映像信号の高域成分が
失なわれ、画質の解像度が低下する。
では、増幅段数やイ」加回路などが多いため配線による
分布容母も増加する。このため、映像信号の高域成分が
失なわれ、画質の解像度が低下する。
また、上記のような画質の劣化が生じない理想的な伝送
系においても、その伝送帯域が有限であるため、再現さ
れる画像の鮮鋭度は低下する。
系においても、その伝送帯域が有限であるため、再現さ
れる画像の鮮鋭度は低下する。
従来、このような鮮鋭度の低下を補償するため、映像信
号にプリシュートとオーバーシュートをかけて、画像の
輪郭を明確にすべく、第１０図に示すような輪郭補正回
路が用いられている。この図において、入力端子Ａに映
像信号が入力され、この映像信号は加算器２にて二次微
分回路１を通した二次微分出力と共に加算されて出力端
子Ｃより出力される。入力端子Δ、二次微分回路１の出
力端子Ｂ及び出力端子Ｃにおける信号波形は夫々第１１
図ａ、ｂ、ｃに示ずにうになっている。第１１図では縦
軸を信号レベル（振幅）とし、横軸を時間としており、
ｔｒは信号レベルの１０％から９０％までの立上りに要
する時間を示している。映像信号のエツジ部の立上り時
間及び立下り時間ｔｒについては、出力信号波形Ｃは入
力信号波形ａに比べて短縮された波形どされ、見掛は上
の周波数帯域は広くされている。
号にプリシュートとオーバーシュートをかけて、画像の
輪郭を明確にすべく、第１０図に示すような輪郭補正回
路が用いられている。この図において、入力端子Ａに映
像信号が入力され、この映像信号は加算器２にて二次微
分回路１を通した二次微分出力と共に加算されて出力端
子Ｃより出力される。入力端子Δ、二次微分回路１の出
力端子Ｂ及び出力端子Ｃにおける信号波形は夫々第１１
図ａ、ｂ、ｃに示ずにうになっている。第１１図では縦
軸を信号レベル（振幅）とし、横軸を時間としており、
ｔｒは信号レベルの１０％から９０％までの立上りに要
する時間を示している。映像信号のエツジ部の立上り時
間及び立下り時間ｔｒについては、出力信号波形Ｃは入
力信号波形ａに比べて短縮された波形どされ、見掛は上
の周波数帯域は広くされている。
［背景技術の問題点］
ところで、第１０図に示した従来の輪郭補正回路では、
第１１図に示したように映像信号のエラジ部における立
上り時間ｔｒを容易に短縮することができるが、エツジ
部の前後にプリシュートＰ１゜Ｐ２及びオーバーシュー
トＰ３ 、Ｐ４が付加されるために、過度の輪郭補正が
なされると再生される画像に白魚の縁取りができてかえ
って見苦しい画像になるという問題があった。
第１１図に示したように映像信号のエラジ部における立
上り時間ｔｒを容易に短縮することができるが、エツジ
部の前後にプリシュートＰ１゜Ｐ２及びオーバーシュー
トＰ３ 、Ｐ４が付加されるために、過度の輪郭補正が
なされると再生される画像に白魚の縁取りができてかえ
って見苦しい画像になるという問題があった。
［発明の目的］
本発明の目的は上述した点にかんがみ、輪郭補正した映
像信号のエツジ部にプリシュートやオーバーシュートが
付加されることがなく、エツジ部の立上り時間及び立下
り時間のみ短縮し、エツジ部を急峻にすることを可能と
しく即ち見掛は上の伝送帯域を拡張することを可能とし
）、画質の向上を図ることができる画質補正回路を提供
することである。
像信号のエツジ部にプリシュートやオーバーシュートが
付加されることがなく、エツジ部の立上り時間及び立下
り時間のみ短縮し、エツジ部を急峻にすることを可能と
しく即ち見掛は上の伝送帯域を拡張することを可能とし
）、画質の向上を図ることができる画質補正回路を提供
することである。
［発明の概要］
本発明の画質補正回路は、原信号に２数機分波形を加え
て輪郭補正信号を出ツノする従来の輪郭補正回路に、前
記原信号又は前記輪郭補正信号を少くとも１つ以上の遅
延時間で遅延した遅延信号を−〇 − 作成Ｊ−る遅延回路と、前記原信号、前記輪郭補正信号
及び前記遅延信号の内生くとも３つの信号を入力しこれ
ら３つの信号における中間レベルの両貿補正信・号を出
力覆る中間レベル検出回路とを設りた構成どするもので
ある。
て輪郭補正信号を出ツノする従来の輪郭補正回路に、前
記原信号又は前記輪郭補正信号を少くとも１つ以上の遅
延時間で遅延した遅延信号を−〇 − 作成Ｊ−る遅延回路と、前記原信号、前記輪郭補正信号
及び前記遅延信号の内生くとも３つの信号を入力しこれ
ら３つの信号における中間レベルの両貿補正信・号を出
力覆る中間レベル検出回路とを設りた構成どするもので
ある。
［発明の実施例］
以下、図面に基づいて本発明の詳細な説明する。
第１図は本発明の画質補正回路の第１の実施例を示すブ
ロック図である。
ロック図である。
この図において、入力端子△にり入力される映像信号は
二次微分回路１０入力端に入力され、二次微分回路１の
出力端Ｂに１ｑられる二次微分出力は入力端子△からの
映像１３号と加算器２で加算されて加算器２の出力端Ｃ
より出力される。加算器２の出力ＶＸｉ Ｃに１７られ
る信舅は第１０図の従来回路Ｊ：す１ｑられる輪郭補正
信号と同様である。また、入力端子Ａｔよ遅延素子３の
入力端に接続し、遅延素子３の出力端りからは入力され
る映像信号を遅延した信号が得られる。その遅延時間は
二次微分回路１及び加算器２で構成される回路の遅延時
間に眠略等しく選ばれる。更に、加算器２の出力端Ｃに
１７られる伝号と遅延素子３の出力端りからの信円は最
大値回路５に入力されて、最大値回路５の出力端Ｆから
は両信号の最大値に対応した信号が出ノ〕される。入力
端子△からの入力信号と加算器２の出力端Ｃからの信号
は最大値回路１に入力されて、最大値回路４の出ツク端
Ｅからは両信号の最大値に対応した信号が出力される。
二次微分回路１０入力端に入力され、二次微分回路１の
出力端Ｂに１ｑられる二次微分出力は入力端子△からの
映像１３号と加算器２で加算されて加算器２の出力端Ｃ
より出力される。加算器２の出力ＶＸｉ Ｃに１７られ
る信舅は第１０図の従来回路Ｊ：す１ｑられる輪郭補正
信号と同様である。また、入力端子Ａｔよ遅延素子３の
入力端に接続し、遅延素子３の出力端りからは入力され
る映像信号を遅延した信号が得られる。その遅延時間は
二次微分回路１及び加算器２で構成される回路の遅延時
間に眠略等しく選ばれる。更に、加算器２の出力端Ｃに
１７られる伝号と遅延素子３の出力端りからの信円は最
大値回路５に入力されて、最大値回路５の出力端Ｆから
は両信号の最大値に対応した信号が出ノ〕される。入力
端子△からの入力信号と加算器２の出力端Ｃからの信号
は最大値回路１に入力されて、最大値回路４の出ツク端
Ｅからは両信号の最大値に対応した信号が出力される。
また、入力端子Δからの入力信号と遅延素子３の出力＠
ｉＤからの信号は最大値回路６に入力されて、最大値回
路６の出力端Ｃからは両信号の最大値に対応した信号が
出力される。更に、最大値回路４の出力端Ｆからの信ｇ
と最大値回路５の出力端Ｆからの信号ど最大値回路６の
出力端Ｇからの信ｙ〕とが最小値回路７に入力されて、
最小値回路７の出ツク端１−１からは三つの信号の最小
値に対応した信号が出力される。
ｉＤからの信号は最大値回路６に入力されて、最大値回
路６の出力端Ｃからは両信号の最大値に対応した信号が
出力される。更に、最大値回路４の出力端Ｆからの信ｇ
と最大値回路５の出力端Ｆからの信号ど最大値回路６の
出力端Ｇからの信ｙ〕とが最小値回路７に入力されて、
最小値回路７の出ツク端１−１からは三つの信号の最小
値に対応した信号が出力される。
第２図は上記最大値回路／１〜６の一例を示す回路図で
あり、２つのＮＰＮ型１〜ランジスタＱ１゜Ｑ２の各コ
レクタを共通に接続し、各エミッタを共通に接続し、共
通コレクタは直流電圧ＶＣＣの電源に接続し、共通エミ
ッタは抵抗Ｒ１を介してアース点に接続し、トランジス
タＱ１のベース人力ｒ５ ｘに加えられる入力信号と１
〜ランジスタＱ２のベース入力ＯＷ ｙに加えられる入
力信号に対して高い方のレベルの入力信号がトランジス
タＱ＋ 、 Ｑ２の共通エミッタより出力される。
あり、２つのＮＰＮ型１〜ランジスタＱ１゜Ｑ２の各コ
レクタを共通に接続し、各エミッタを共通に接続し、共
通コレクタは直流電圧ＶＣＣの電源に接続し、共通エミ
ッタは抵抗Ｒ１を介してアース点に接続し、トランジス
タＱ１のベース人力ｒ５ ｘに加えられる入力信号と１
〜ランジスタＱ２のベース入力ＯＷ ｙに加えられる入
力信号に対して高い方のレベルの入力信号がトランジス
タＱ＋ 、 Ｑ２の共通エミッタより出力される。
第３図及び第４図は上記最小値回路７の一例を示す回路
図である。第３図は入力信号が２つの場合の最小値回路
を示すもので、２つのＰＮＰ型１〜ランジスタＱ３．Ｑ
４の共通エミッタを抵抗Ｒ２を介して直流電圧ＶＣＣの
電源に接続し、共通コレクタをアース点に接続し、トラ
ンジスタＱ３のベース入力端子Ｘに加えられる入力信号
とトランジスタＱ４のベース人力Ｑｍ ｙに加えられる
入力信号に対して低い方のレベルの入力信号がトランジ
スタＱ３．Ｑ４の共通エミッタより出力される。第４図
は入力信号が３つの場合の最小値回路を示すもので、３
つのＰＮＰ型トランジスタＱｓ 、 Ｑ６ 。
図である。第３図は入力信号が２つの場合の最小値回路
を示すもので、２つのＰＮＰ型１〜ランジスタＱ３．Ｑ
４の共通エミッタを抵抗Ｒ２を介して直流電圧ＶＣＣの
電源に接続し、共通コレクタをアース点に接続し、トラ
ンジスタＱ３のベース入力端子Ｘに加えられる入力信号
とトランジスタＱ４のベース人力Ｑｍ ｙに加えられる
入力信号に対して低い方のレベルの入力信号がトランジ
スタＱ３．Ｑ４の共通エミッタより出力される。第４図
は入力信号が３つの場合の最小値回路を示すもので、３
つのＰＮＰ型トランジスタＱｓ 、 Ｑ６ 。
Ｑ７の共通エミッタを抵抗Ｒ３を介して直流電圧ＶＣＣ
の電源に接続し、共通コレクタをアース点に接続し、１
〜ランジスタＱｓ 、Ｑｓ 、Ｑ７の各ベース入力端ｘ
１ 、Ｘ２ 、Ｘ３に加えられる３つの入力信号に対し
て最も低いレベルの入力信号が共通エミッタより出力さ
れる。尚、入力信号が３つ以上の場合についても同様に
トランジスタを並列的に３つ以上接続した構成とすれば
よい。
の電源に接続し、共通コレクタをアース点に接続し、１
〜ランジスタＱｓ 、Ｑｓ 、Ｑ７の各ベース入力端ｘ
１ 、Ｘ２ 、Ｘ３に加えられる３つの入力信号に対し
て最も低いレベルの入力信号が共通エミッタより出力さ
れる。尚、入力信号が３つ以上の場合についても同様に
トランジスタを並列的に３つ以上接続した構成とすれば
よい。
次に、第１図の回路動作を第５図を参照しながら説明す
る。
る。
入力端子△に波形ａで示されるＪ：うな映像信号が供給
されｌ〔場合、点Ｃに得られる信号は波形Ｃに示すよう
になり、点りに得られる遅延信号は波形ｄに示すにうに
なる。点［での波形は入力信号ａと信＠Ｃの高いレベル
（正確には低くないレベル）の信号を出力するから信号
ｅのようになる。
されｌ〔場合、点Ｃに得られる信号は波形Ｃに示すよう
になり、点りに得られる遅延信号は波形ｄに示すにうに
なる。点［での波形は入力信号ａと信＠Ｃの高いレベル
（正確には低くないレベル）の信号を出力するから信号
ｅのようになる。
信号ａど信号Ｃを理解を容易にづるため、重ねればｅ′
に示すとおりである。同様に点Ｆでの波形は信号Ｃと信
号ｄの高いレベルの信号を出力するから信号ｆのように
なる。同様に、点Ｇでの波形は信号ａと信号ｄの高いレ
ベルの信号を出力するから信号ｑのようになる。そして
、最小値回路７により、その出力端Ｈには３つの信号ｅ
、ｆ、ｇの王者の最小値に対応した信号りが出力される
。
に示すとおりである。同様に点Ｆでの波形は信号Ｃと信
号ｄの高いレベルの信号を出力するから信号ｆのように
なる。同様に、点Ｇでの波形は信号ａと信号ｄの高いレ
ベルの信号を出力するから信号ｑのようになる。そして
、最小値回路７により、その出力端Ｈには３つの信号ｅ
、ｆ、ｇの王者の最小値に対応した信号りが出力される
。
この信号出力りは信号ａ、ｃ、ｄの中間レベルの信号に
相当しており、信号りはそのエツジ部にプリシコ−１〜
やオーバーシュー１へがつくことなくしかも入力信号ａ
に比しエツジ部の立上り時間及び立下り時間が短縮され
た信号が得られる。信号ａ。
相当しており、信号りはそのエツジ部にプリシコ−１〜
やオーバーシュー１へがつくことなくしかも入力信号ａ
に比しエツジ部の立上り時間及び立下り時間が短縮され
た信号が得られる。信号ａ。
ｃ、ｄ、ｈの関係は第６図の示すようになっている。従
って、回路４〜７の構成を右する回路は信号ａ、ｃ、ｄ
の中間レベルの信号を出力する回路であるとも−える。
って、回路４〜７の構成を右する回路は信号ａ、ｃ、ｄ
の中間レベルの信号を出力する回路であるとも−える。
第７図は本発明の第２の実施例を示すブロック図である
。この図に示Ｊ−実施例は、第１図にお（づる最大値回
路４．．５．６に代えて最小値回路４１゜５１．６１を
配置し、第１図の最小値回路７に代えて最大値回路７１
を配置した構成とするものである。この回路構成におい
ても、入力端子Ａに第５図ａに示すような映像信号を入
力することにより、最大値回路７１の出力端子１−（よ
り第５図りに示−１’ 、Ｊ：うな信号がｒｌられる。
。この図に示Ｊ−実施例は、第１図にお（づる最大値回
路４．．５．６に代えて最小値回路４１゜５１．６１を
配置し、第１図の最小値回路７に代えて最大値回路７１
を配置した構成とするものである。この回路構成におい
ても、入力端子Ａに第５図ａに示すような映像信号を入
力することにより、最大値回路７１の出力端子１−（よ
り第５図りに示−１’ 、Ｊ：うな信号がｒｌられる。
信号１）は第１図の実施例の場合と同様にエツジ部にブ
リシュー１〜やオーバーシュートがつくことなくしかも
入力信号ａに比しエツジ部の立上り時間及び立下り時間
が短縮された信号となっている。
リシュー１〜やオーバーシュートがつくことなくしかも
入力信号ａに比しエツジ部の立上り時間及び立下り時間
が短縮された信号となっている。
第８図は本発明の第３の実施例を示すブロック図である
。この図に示す実施例ｔま、第１図における 遅延素子３の入力端を入力端子Ａに接続する構成に代え
て、遅延素子３の入ノｊ端を加算器２の出力端に接続す
る構成としたものであり、最小値回路７の出力端子１刊
には第１図及び第７図の場合と同様にエツジ部にプリシ
ュートやオーバーシュートがつくことなくエツジ部の立
上り時間が短縮された信号が得られる。
。この図に示す実施例ｔま、第１図における 遅延素子３の入力端を入力端子Ａに接続する構成に代え
て、遅延素子３の入ノｊ端を加算器２の出力端に接続す
る構成としたものであり、最小値回路７の出力端子１刊
には第１図及び第７図の場合と同様にエツジ部にプリシ
ュートやオーバーシュートがつくことなくエツジ部の立
上り時間が短縮された信号が得られる。
第９図は本発明の第４の実施例を示づ一ブロック図であ
る。この図に示す実施例は、第１図における入力端子Ａ
に遅延素子３を接続して用いる構成に代えて、加算器２
の出力端に得られる信号とこの信号を遅延素子３１にて
遅延させた信号とを最大値回路４に入力し、更に遅延素
子３１にて遅延させた信号とこの信号を遅延素子３２に
て遅延させた信号とを最大値回路５に入力する構成とす
るもので、最小値回路７の出力端子Ｈには第１図、第７
図及び第８図の場合と同様にエツジ部にプリシュートや
オーバーシュートがつくことなくエツジ部の立上り時間
が短縮された信号が得られる。
る。この図に示す実施例は、第１図における入力端子Ａ
に遅延素子３を接続して用いる構成に代えて、加算器２
の出力端に得られる信号とこの信号を遅延素子３１にて
遅延させた信号とを最大値回路４に入力し、更に遅延素
子３１にて遅延させた信号とこの信号を遅延素子３２に
て遅延させた信号とを最大値回路５に入力する構成とす
るもので、最小値回路７の出力端子Ｈには第１図、第７
図及び第８図の場合と同様にエツジ部にプリシュートや
オーバーシュートがつくことなくエツジ部の立上り時間
が短縮された信号が得られる。
［発明の効果］
以上述べたように本発明によれば、輪郭補正された映像
信号のエツジ部にプリシュートやオーバーシュートが付
加されることがなく、エツジ部の立上り時間及び立下り
時間のみを短縮し、エツジ部を急峻にすることが可能と
なる。即ち、見掛は上の伝送帯域を拡張することができ
る。従って、過度の輪郭補正によって、再生される画像
に白黒の縁取りを生じて見苦しい画面となるのを＠避で
き、画像の鮮鋭度を向上させることができる。
信号のエツジ部にプリシュートやオーバーシュートが付
加されることがなく、エツジ部の立上り時間及び立下り
時間のみを短縮し、エツジ部を急峻にすることが可能と
なる。即ち、見掛は上の伝送帯域を拡張することができ
る。従って、過度の輪郭補正によって、再生される画像
に白黒の縁取りを生じて見苦しい画面となるのを＠避で
き、画像の鮮鋭度を向上させることができる。
第１図は本発明の第１の実施例を示す画質補正回路のブ
ロック図、第２図は第１図の最大値回路の一例を示ず回
路図、第３図及び第４図は第１図の最小値回路の一例を
示ザ回路図、第５図は第１図の回路動作を説明する波形
図、第６図は第５図の波形間の関係を示す説明図、第７
図は本発明の第２の実施例を示すブロック図、第８図は
本発明の第３の実施例を示すブロック図、第９図は本発
明の第４の実施例を示すブロック図、第１０図は従来の
画質補正回路のブロック図、第１１図は第１０図の動作
を説明する波形図である。 Ａ・・・入力端子 Ｈ・・・出力端子１・・・二
次微分回路 ２・・・加弾器３．３１．３２・・・遅
延素子 ４．５，６．７１・・・最大値回路 ７．４１，５１．６１・・・最小値回路第 １図 第５図 第１０図 ↑ｒ 第１１図
ロック図、第２図は第１図の最大値回路の一例を示ず回
路図、第３図及び第４図は第１図の最小値回路の一例を
示ザ回路図、第５図は第１図の回路動作を説明する波形
図、第６図は第５図の波形間の関係を示す説明図、第７
図は本発明の第２の実施例を示すブロック図、第８図は
本発明の第３の実施例を示すブロック図、第９図は本発
明の第４の実施例を示すブロック図、第１０図は従来の
画質補正回路のブロック図、第１１図は第１０図の動作
を説明する波形図である。 Ａ・・・入力端子 Ｈ・・・出力端子１・・・二
次微分回路 ２・・・加弾器３．３１．３２・・・遅
延素子 ４．５，６．７１・・・最大値回路 ７．４１，５１．６１・・・最小値回路第 １図 第５図 第１０図 ↑ｒ 第１１図
Claims (5)
- （１）原信号の波形の立上り部、立下り部にそれぞれプ
リシュート、オーバーシュートを付加して輪郭の強調さ
れた輪郭補正信号を得る輪郭補正回路と、 第１、第２、第３の信号生じせしめる回路手段であって
、少くとも１つの遅延手段を含み、前記輪郭補正信号も
しくはその信号を遅延した信号を第１の信号とし、前記
原信号もしくは前記輪郭補正信号と等波形を有し上記第
１の信号を中心にして時間的に進みおよび遅れの関係に
ある信号をそれぞれ第２の信号、第３の信号として生じ
せしめる第１の回路手段と、 前記第１、第２、第３の信号が入力として供給され、出
力として前記第１の信号に含まれるプリシュート、オー
バーシュートの部分が除去され、かつ原信号に対して立
上り部、立下り部を急峻にした波形の信号を発生する第
２の回路手段とを具備して成る画質補正回路。 - （２）前記第２の回路手段は、前記第１の信号と第２の
信号とを入力し、両信号を比較して最大値信号を出力す
る第１の最大値回路と、 前記第１の信号と第３の信号とを入力し、両信号を比較
して最大値信号を出力する第２の最大値回路と、 前記第２の信号と第３の信号とを入力し、両信号を比較
して最大値信号を出力する第３の最大値回路と、 前記第１、第２、第３の最大値回路からの各出力信号を
入力し、その３つの信号を比較して最小値信号を出力す
る第１の最小値回路とから構成されたことを特徴とする
特許請求の範囲第１項に記載の画質補正回路。 - （３）前記第２の回路手段は、前記第１の信号と第２の
信号とを入力し、両信号を比較して最小値信号を出力す
る第２の最小値回路と、 前記第１の信号と第３の信号とを入力し、両信号を比較
して最小値信号を出力する第３の最小値回路と、 前記第２の信号と第３の信号とを入力し、両信号を比較
して最小値信号を出力する第４の最小値回路と、 前記第２、第３、第４の最小値回路からの各出力信号を
入力し、その３つの信号を比較して最大値信号を出力す
る第４の最大値回路とから構成されたことを特徴とする
特許請求の範囲第１項に記載の画質補正回路。 - （４）前記第１〜第４の最大値回路は、ベースにそれぞ
れ異なる信号が入力され、コレクタが共通に電圧源に接
続され、エミッタが共通のエミッタ抵抗を介して基準電
位点に接続された複数のＮＰＮトランジスタを有し、各
トランジスタの共通エミッタより最大値信号を取出すよ
うにして成ることを特徴とする特許請求の範囲第２項、
第３項に記載の画質補正回路。 - （５）前記第１〜第４の最小値回路は、ベースにそれぞ
れ異なる信号が入力され、コレクタが共通に基準電位点
に接続され、エミッタが共通のエミッタ抵抗を介して電
圧源に接続された複数のＰＮＰトランジスタを有し、各
トランジスタの共通エミッタより最小値信号を取出すよ
うにして成ることを特徴とする特許請求の範囲第２項、
第３項に記載の画質補正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216395A JPS6276871A (ja) | 1985-09-30 | 1985-09-30 | 画質補正回路 |
| US06/908,654 US4811100A (en) | 1985-09-30 | 1986-09-18 | Picture-quality correction circuit |
| GB8622828A GB2181320B (en) | 1985-09-30 | 1986-09-23 | Picture-quality correction circuit |
| DE19863632862 DE3632862A1 (de) | 1985-09-30 | 1986-09-26 | Bildqualitaets-korrekturschaltung |
| KR1019860008233A KR910001166B1 (ko) | 1985-09-30 | 1986-09-30 | 화질보정회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216395A JPS6276871A (ja) | 1985-09-30 | 1985-09-30 | 画質補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276871A true JPS6276871A (ja) | 1987-04-08 |
Family
ID=16687889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216395A Pending JPS6276871A (ja) | 1985-09-30 | 1985-09-30 | 画質補正回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4811100A (ja) |
| JP (1) | JPS6276871A (ja) |
| KR (1) | KR910001166B1 (ja) |
| DE (1) | DE3632862A1 (ja) |
| GB (1) | GB2181320B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265471A (ja) * | 1988-08-31 | 1990-03-06 | Matsushita Electric Ind Co Ltd | 輪郭補正装置 |
| US4920408A (en) * | 1988-03-02 | 1990-04-24 | Kabushiki Kaisha Toshiba | Circuit for separating composite color television signal into luminance signal and chrominance signal |
| US4980737A (en) * | 1988-09-30 | 1990-12-25 | Kabushiki Kaisha Toshiba | Luminance signal and chrominance signal separating circuit |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173289A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 最大値／最小値回路 |
| KR930002906B1 (ko) * | 1989-12-23 | 1993-04-15 | 삼성전자 주식회사 | 윤곽 보정회로 |
| DE69123780T2 (de) * | 1990-04-27 | 1997-05-07 | Canon Kk | Gerät zur Verarbeitung von Bildsignalen zwecks Verbesserung der Kantensteilheit |
| JPH0757009B2 (ja) * | 1991-03-26 | 1995-06-14 | 松下電器産業株式会社 | 輪郭補正装置 |
| US5546135A (en) * | 1992-02-28 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Contour restoration apparatus |
| DE4214949A1 (de) * | 1992-05-06 | 1993-11-11 | Nokia Deutschland Gmbh | Anordnung zur zeitlichen Detektion einer Signalflanke eines auf einer Übertragungsleitung übertragenen elektrischen Signals |
| KR0135735B1 (ko) * | 1992-11-04 | 1998-05-15 | 기다오까 다까시 | 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치 |
| DE4336883C2 (de) * | 1992-11-04 | 1998-01-29 | Mitsubishi Electric Corp | Ausgangstreiberschaltung |
| JP2000032299A (ja) * | 1998-07-08 | 2000-01-28 | Sony Corp | 映像信号輪郭補正回路 |
| US7375573B2 (en) * | 2006-05-25 | 2008-05-20 | Micron Technology, Inc. | De-emphasis system and method for coupling digital signals through capacitively loaded lines |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3140761C2 (de) * | 1981-10-14 | 1983-08-11 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltung zur Versteilerung der Flanken eines Videosignals, insbesondere für einen Videorecorder |
| JPS58219872A (ja) * | 1982-06-15 | 1983-12-21 | Pioneer Electronic Corp | 輪郭補正回路 |
| JPS60114090A (ja) * | 1983-11-26 | 1985-06-20 | Toshiba Corp | 垂直輪郭補正装置 |
| GB2151429B (en) * | 1983-11-26 | 1987-03-18 | Toshiba Kk | Vertical contour correction device |
| US4665432A (en) * | 1984-01-30 | 1987-05-12 | Sharp Kabushiki Kaisha | Video contour correction system |
| JPS6170585A (ja) * | 1984-09-13 | 1986-04-11 | 日本テレビジヨン工業株式会社 | テレビジョン信号発生回路 |
| JPS6184972A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 映像信号の垂直方向エンフアシス回路 |
-
1985
- 1985-09-30 JP JP60216395A patent/JPS6276871A/ja active Pending
-
1986
- 1986-09-18 US US06/908,654 patent/US4811100A/en not_active Expired - Fee Related
- 1986-09-23 GB GB8622828A patent/GB2181320B/en not_active Expired
- 1986-09-26 DE DE19863632862 patent/DE3632862A1/de active Granted
- 1986-09-30 KR KR1019860008233A patent/KR910001166B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920408A (en) * | 1988-03-02 | 1990-04-24 | Kabushiki Kaisha Toshiba | Circuit for separating composite color television signal into luminance signal and chrominance signal |
| JPH0265471A (ja) * | 1988-08-31 | 1990-03-06 | Matsushita Electric Ind Co Ltd | 輪郭補正装置 |
| US4980737A (en) * | 1988-09-30 | 1990-12-25 | Kabushiki Kaisha Toshiba | Luminance signal and chrominance signal separating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4811100A (en) | 1989-03-07 |
| GB2181320A (en) | 1987-04-15 |
| GB8622828D0 (en) | 1986-10-29 |
| KR880004680A (ko) | 1988-06-07 |
| GB2181320B (en) | 1989-09-20 |
| DE3632862C2 (ja) | 1988-04-21 |
| DE3632862A1 (de) | 1987-04-09 |
| KR910001166B1 (ko) | 1991-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6276871A (ja) | 画質補正回路 | |
| US2636080A (en) | Balanced diode clamper circuit for low-frequency restoration | |
| US4857779A (en) | Circuit arrangement for reducing noise | |
| JPH071924B2 (ja) | 映像信号エツジ強調処理装置 | |
| CA1124844A (en) | Aperture correction signal processing circuit | |
| JPS62133871A (ja) | 輪郭補正回路 | |
| US4356436A (en) | Picture display device | |
| US4086618A (en) | Process and circuit arrangement for contour correction of the luminance signal in a television camera | |
| US4672431A (en) | Contour correction system when one color signal is low | |
| JP2517603Y2 (ja) | 映像信号の垂直輪郭補正回路 | |
| JPS6314577A (ja) | 画質改善回路 | |
| JPH04340870A (ja) | 輪郭補正回路 | |
| JP2597965B2 (ja) | ノイズ軽減回路 | |
| JP2002369028A (ja) | 動的フォーカス電圧振幅制御装置 | |
| JP2849219B2 (ja) | カラー画像処理装置 | |
| JPH05292522A (ja) | 色画質改善回路 | |
| JPH04238388A (ja) | ディスプレイ装置のテスト回路および方法 | |
| JPS6134793Y2 (ja) | ||
| JP3629835B2 (ja) | 投写型テレビジョン受像機 | |
| JPH0317505Y2 (ja) | ||
| JPH07203474A (ja) | 輪郭補正回路付きｒｇｂモニタ | |
| JPH0432372A (ja) | ビデオ信号処理回路 | |
| JPH0521391B2 (ja) | ||
| JPH0235507B2 (ja) | ||
| JPH0628390B2 (ja) | テレビジヨン画質改善装置 |