KR910001166B1

KR910001166B1 - 화질보정회로

Info

Publication number: KR910001166B1
Application number: KR1019860008233A
Authority: KR
Inventors: 도시미츠 우메자와
Original assignee: 가부시키가이샤 도시바; 와타리 스기이치로
Priority date: 1985-09-30
Filing date: 1986-09-30
Publication date: 1991-02-25
Also published as: US4811100A; DE3632862C2; JPS6276871A; KR880004680A; DE3632862A1; GB8622828D0; GB2181320A; GB2181320B

Abstract

내용 없음.

Description

화질보정회로

제1도는 본 발명에 따른 제1실시예의 회로구성도.

제2a도, 제2b도는 최대치회로의 일례를 나타낸 회로도.

제3a도, 제3b도는 최소치회로의 일례를 나타낸 회로도.

제4a∼제4g도는 제1도의 회로동작을 설명하기 위한 각 부분의 파형도.

제5도는 각 파형간의 관계를 나타낸 도면.

제6도는 본 발명에 따른 제2실시예의 회로구성도.

제7a∼제7g도는 제6도의 회로동작을 설명하기 위한 각 부분의 파형도.

제8도는 본 발명에 따른 제3실시예의 회로구성도.

제9a도∼제9g도는 제8도의 회로동작을 설명하기 위한 각 부분의 파형도.

제10도는 본 발명에 따른 제4실시예의 회로구성도.

제11a도∼제11h도는 제10도의 회로동작을 설명하기 위한 각 부분의 파형도.

제12도는 본 발명에 따른 제5실시예의 회로구성도.

제13a∼제13g도는 제12도의 회로동작을 설명하기 위한 각 부분의 파형도.

제14도는 본 발명에 따른 제6실시예의 회로구성도.

제15a∼제15h도는 제14도의 회로동작을 설명하기 위한 각 부분의 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 2차 미분회로 20 : 가산기

30, 35 : 지연소자 40, 50, 60, 75 : 최대치회로

45, 55, 65, 70 : 최소치회로 100 : 윤곽보정회로

본 발명은 컬러텔레비젼수상기의 영상신호처리회로에 관련된 것으로, 특히 화질을 보정하기 위한 화질보정회로(畵質補正回路)에 관한 것이다.

컬러텔레비젼 수상기의 영상신호처리회로에는 증폭단수나 부가회로가 많기 때문에 배선에 따른 분포용량도 증가하는데, 이 때문에 영상신호의 광역성분이 유실되어 화상의 해상도가 저하되게 된다. 또 이러한 화질의 열화가 생기지 않는 이상적인 전송계에 있어서도 그 전송대역이 유한하기 때문에 재현되는 화상의 샤프니스(sharpness ; 鮮銳度)가 저하된다.

종래에는 위와 같은 샤프니스의 저하를 보상하기 위해 영상신호에 프리슈트(pre-shoot)와 오버슈트(over-shoot)를 걸어서 화상의 윤곽을 명확히 하도록 된 윤곽보정회로가 화질보정회로로 이용되었는 바, 이 윤곽보정회로는 입력된 영상신호를 2차미분하는 2차미분회로와, 이 회로의 2차미분출력과 상기 입력영상신호를 가산하는 가산기로 이루어져 있다.

그런데, 상기한 구성으로 된 윤곽보정회로의 출력영상 신호파형을 보면, 영상신호의 엣지부 상승시간 및 하강시간(즉, 신호가 최고레벨의 10%에서 90%에 도달하기까지 상승에 필요한 시간과 90%에서 10%에 도달하기까지 하강에 필요한 시간)의 파형이 입력신호파형에 비해 그 기울기가 가파른 파형으로 되어 외견상 주파수대역이 넓게 되어있다. 그러나, 상기한 종래의 윤곽보정회로를 이용하면 영상신호의 엣지부에서의 상승 및 하강시간을 용이하게 단축시킬 수 있지만, 엣지부의 전후에 프리슈트와 오버슈트가 부가되어 있기 때문에 과도한 윤곽보정을 할 경우에는 재생되는 화상에 흑백의 테두리가 생겨서 그다지 보기좋지 않은 화상이 되어 버린다는 문제가 있었다.

이에 본 발명은 상기한 결점을 해소하기 위해 발명된 것으로, 윤곽보정된 영상신호의 엣지부에 프리슈트와 오버슈트를 없앰과 더불어 엣지부의 상승시간 및 하강시간만을 단축시켜서 엣지부의 경사를 가파르게 할 수 있어서(즉, 외관상 전송대역을 확장시킬 수 있음), 화질의 향상을 도모할 수 있는 화질보정회로를 제공하고자 함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 화질보정회로는 원신호의 파형상승부와 하강부에 각각 프리슈트와 오버슈트를 부가해서 윤곽이 강조된 윤곽보정신호를 얻도록 되어 있는 윤곽보정회로를 구비한 화질보정회로에 있어서, 최소한 1개 이상의 지연수단을 포함하고 있고, 상기 윤곽보정신호와 같은 파형으로 된 제1의 신호와, 이 제1의 신호에 대해 시간적으로, 앞선 관계에 있으면서 상기 제1의 신호나 원신호와 모양이 같은 파형으로 되어 있는 제2의 신호 및 상기 제1의 신호에 대해 시간적으로 늦은 관계에 있으면서 제1의 신호나 원신호와 모양이 같은 파형으로 되어 있는 제3의 신호를 생성해 내는 제1의 회로수단과, 상기 제1, 제2, 제3의 신호를 입력신호로 공급받아 상기 제1의 신호에 포함된 프리슈트와 오버슈트 부분을 제거하여서 상기 원신호에 대해 엣지상승부와 하강부의 기울기가 가파르게 되어 있는 파형의 신호를 출력신호로 발생시키는 제2의 회로수단을 구비하여 이루어져 있다.

이하, 본 발명에 따른 각 실시예의 작용 및 효과를 예시도면에 의거 상세히 설명한다.

제1도는 본 발명에 따른 제1실시예의 구성을 나타낸 회로도로서, 입력단자(A)로 입력되는 영상신호( a)는 그 상승부 및 하강부에 프리슈트와 오버슈트를 부가시켜 윤곽이 강조된 윤곽보정신호를 만드는 윤곽보정회로(100)에 공급된다. 이러한 윤곽보정회로(100)는 예컨대 2차미분회로(10)와 가산기(20)로 이루어져 있다. 여기에서 입력영상신호(a)는 2차미분회로(10)의 입력단에 공급되고, 2차미분회로(10)의 출력단자에서 얻어지는 2차미분출력은 가산기(20)에서 입력단자(A)로부터의 영상신호(a)와 가산된 후 출력단(B)으로 출력된다.

또한, 상기 입력단(A)으로 부터의 영상신호(a)는 지연소자(30)에도 입력된다. 따라서 지연소자(30)의 출력단(C)으로 부터는 입력영상신호(a)를 지연시킨 신호(c)가 얻어진다.

한편, 상기한 입력단(A)으로부터의 입력신호(a)와 가산기(20)의 출력단(B)에서 얻어지는 신호(b)는 최대치회로(40)에 입력된다. 여기서 최대치회로란 후에 상세히 설명하겠지만, 각 순시에 입력되는 복수의 신호중 가장 높은 레벨치, 즉 최대치에 대응되는 신호를 출력하는 회로를 뜻한다. 따라서, 최대치회로(40)의 출력단(D)으로 부터는 양신호(a, b)의 최대치에 대응하는 신호(d)가 출력된다.

또한, 상기 가산기(20)의 출력단(B)에서 얻어지는 신호(b)와 지연소자(30)의 출력단(C)으로부터 나오는 신호(c)는 최대치회로(50)에 입력되고, 이 최대치회로(50)의 출력단(E)으로부터는 양신호(b,c)의 최대치에 대응되는 신호(e)가 출력된다. 더욱이 입력단(A)으로부터의 입력신호(a)와 지연소자(30)의 출력단(C)에서 나오는 신호(c)는 최대치회로(60)에 입력되고, 이 최대치회로(60)의 출력단(F)으로부터는 양신호(a, c)의 최대치에 대응되는 신호(f)가 출력된다.

그리고, 상기 최대치회로들(40,50,60)의 각 출력단(D,E,F)에서 출력되는 신호(d,e,f)는 최소치회로(70)에 입력된다. 여기서 최소치회로란 후에 상세히 설명하겠지만 최대치회로와는 반대의 회로로서, 입력되는 여러신호중 가장 낮은 레벨치, 즉 최소치에 대응되는 신호를 출력하는 회로를 뜻한다. 따라서 최소치회로(70)의 출력단(G)으로부터는 3개의 신호(d,e,f)중 최소치에 대응되는 신호(g)가 출력된다.

제2a도는 상기 최대치회로(40,50,60)의 일례를 나타낸 회로구성도로서, 이들 최대치회로(40,50,60)는 콜렉터 및 에미터가 서로 공통으로 접속된 2개의 NPN형 트랜지스터(Q1,Q2)를 포함한다. 이들 트랜지스터(Q1,Q2)의 공통콜렉터는 직류전압(Vcc)의 전원에 접속되어 있다. 또한, 공통에미터는 부하저항(R1)을 통해 접지점에 접속되어 있다. 그리고 트랜지스터(Q1)의 베이스입력단(x)에 인가되는 입력신호와 트랜지스터(Q2)의 베이스입력단(y)에 인가되는 입력신호에 대해 각 순시에 있어서 높은쪽 레벨의 입력신호가 트랜지스터(Q1,Q2)의 공통에미터로부터 출력된다.

한편, 제3a도는 최소치회로(70)의 일례를 나타낸 회로도로서, 이 최소치회로(70)는 콜렉터 및 에미터가 서로 공통으로 접속된 3개의 PNP형 트랜지스터(Q10,Q20,Q30)를 포함하는데 이들 트랜지스터(Q10,Q20,Q30)의 공통에미터는 부하저항(R10)을 통해 직류전압(Vcc)의 전원에 접속되어 있고, 공통콜렉터는 접지점에 접속되어 있다.

이런 최소치회로(70)에 있어서는 트랜지스터(Q10,Q20,Q30)의 각 베이스입력단(x,y,z)에 인가되는 3개의 입력 신호에 대해 각 순시에 있어 가장 낮은 레벨의 입력신호가 공통에미터로부터 출력된다.

다음으로, 제1도와 같이 구성된 제1실시예의 회로동작을 제4a도∼제4g도의 파형도에 의거 설명한다.

입력단자(A)에 제4a도와 같은 파형의 영상신호( a)가 공급된 경우, 가산기(20)의 출력단(B)에서 얻어지는 신호(b)는 제4b도에 도시한 것과 같은 파형으로 되고, 지연소자(30)의 출력단자(C)에서 얻어지는 지연신호(c)는 제4c도에 나타낸 것과 같은 파형이 된다. 여기서 최대치회로(40)는 각 순시에 입력신호(a, b)중 높은 레벨(정확히는 낮지 않은 레벨)의 신호를 출력하기 때문에 이 최대치회로(40)의 출력단(D)에서 얻어지는 신호(d)는 제4d도에 나타낸 파형으로 된다. 이 제4d도에 나타낸 신호(d)는 제4d'도에 점선으로 표시한 신호(a)와 실선으로 표시한 신호(b)중 높은 레벨을 취한 신호이다.

위와 마찬가지로, 최대치회로(50)는 각 순시에 신호(b)와 지연신호(c)중 높은 레벨의 신호를 출력하기 때문에 출력단(E)에서 얻어지는 신호(e)는 제4e도와 같고, 또한 이와 마찬가지 방식으로 최대치회로(60)의 출력단(F)에서 얻어지는 신호(f)는 신호(a, c)의 최대치에 대응되는 제4f도의 파형으로 된다. 그리고 최소치회로(70)는 각 순시에 3개의 신호(d,e,f)중 낮은 레벨의 신호, 즉 최소치에 대응되는 신호를 출력하기 때문에 이 최소치회로(70)의 출력은 제4g도에 나타낸 파형으로 된다. 결국 상기 출력신호(g)는 제5도에 도시했듯이, 신호(a,b,c)의 중간레벨에 해당되게 되는 바, 이 신호(g)는 그 엣지부에 프리슈트와 오버슈트가 붙지 않고도 입력신호(a)에 비해 엣지부의 상승시간 및 하강시간이 단축된 신호(즉, 그 기울기가 급격한 신호)로 된다. 이로써, 상기 구성의 제1실시예는 신호(a,b,c)의 중간레벨신호를 출력하여 화질을 보다 좋게 개선시키게 된다.

제6도는 본 발명의 제2실시예를 나타낸 블록도로서, 이 실시예에서는 제1e의 최대치회로(40, 50, 60)대신에 최소치회로(45, 55, 65)를 배치함과 아울러 제1도의 최소치회로(70)대신에 최대치회로(75)를 배치한 구성으로 되어 있다.

제2b도는 상기 최대치회로(75)의 일례를 나타낸 회로 구성도이고, 제3b도는 상기 최소치회로(45, 55, 65)의 일례를 나타낸 회로구성도로서, 상기 최대치회로(75)는 제2b도에서 알 수 있듯이 제2a도에 나타낸 회로에 NPN형 트랜지스터(Q3)를 부가시켜 그 트랜지스터(Q3)의 베이스에 입력신호(z)를 공급하도록 된 것이다. 또한, 상기 최소치회로(45, 55, 65)는 제3b도에서 알 수 있듯이 제3a도에 나타낸 회로에서 PNP형 트랜지스터(Q30)를 제외시킨 것이다.

위와 같은 구성의 회로에 있어서, 입력단자(A)에 제7a도와 같은 파형의 영상신호(a)가 공급된 경우, 가산기(20)의 출력단(B)에서 얻어지는 신호(b)는 제7b도에 나타낸 파형으로 되고, 지연소자(30)의 출력단(C)에서 얻어지는 지연신호(c)는 제7c도에 나타낸 파형으로 된다. 또, 최소치회로(45)의 출력단(H)에서 얻어지는 신호(h)는 제7d도에 나타낸 파형으로 된다. 마찬가지로 최소치회로(55)에서 얻어지는 신호(i)는 제7e도에 파형이 되고, 최소치회로(65)의 출력단(J)에서 얻어지는 신호(j)는 제7f도에 도시한 파형으로 되며, 최종적으로 최대치회로(75)의 출력단(K)에서 얻어지는 신호(k)는 제7g도에 도시한 파형으로 된다.

위와 같이, 제6도에 도시한 제2실시예에 있어서도 제1도에 도시한 제1실시예와 마찬가지로 결과적으로 얻어지는 신호는 그 엣지부에 프리슈트와 오버슈트가 부가되지 않으면서도 상승시간 및 하강시간이 단축된 신호 (파형상승부와 파형하강부의 기울기가 급격한 신호)가 된다.

제8도는 본 발명의 제3실시예를 나타낸 블록도로서, 이 실시예는 제1도의 지연소자(30)의 입력단을 가산기(20)의 출력단(B)에 접속시킨 구성으로 되어 있다.

상기한 구성의 회로에 있어서, 입력단자(A)에 제9a도의 영상신호(a)가 공급된 경우, 가산기(20)의 출력단(B)에서 얻어지는 신호(b)는 제9b도에 도시한 파형으로 되고, 지연소자(30)의 출력단(C)에서 얻어지는 지연신호(c)는 제9c도에 도시한 파형으로 된다. 또한, 최대치회로(40)의 출력단(D)에서 얻어지는 신호(d)는 제9d도에 나타낸 파형으로 된다. 이와 마찬가지로, 최대치회로(50)의 출력단(E)에서 얻어지는 신호(e)는 제9e도에 나타낸 파형으로 되고, 최대치회로(60)의 출력단(F)에서 얻어지는 신호(f)는 제9f도에 나타낸 파형으로 된다. 그리고 최소치회로(70)의 출력단(G)에서 얻어지는 신호(g)는 제9g도에 도시한 파형으로 된다.

상기와 같이, 제8도에 도시한 구성의 제3실시예에 있어서도 제1도의 제1실시예와 마찬가지로, 결과적으로 얻어지는 신호는 그 엣지부에 프리슈트와 오버슈트가 붙지 않으면서 입력신호(a)에 비해 그 엣지부의 상승시간 및 하강시간이 단축된 신호가 된다.

제10도는 본 발명의 제4실시예를 나타낸 블록도로서, 이 실시예는 제1도의 입력단자(A)에 지연소자(30)를 접속한 구성 대신에 가산기(20)의 출력단(B)에서 얻어지는 신호(b)와 이 신호(b)를 지연소자(30)에서 지연시킨 신호(c)를 최대치회로(40)에 입력시키고, 더욱이 상기 지연신호(c)와 이 신호(c)를 지연소자(35)에서 지연시킨 신호(l)를 최대치회로(50)에 입력시키는 구성으로 되어 있다.

상기한 구성의 회로에 있어서, 입력단자(A)에 제11a도와 같은 파형의 영상신호(a)가 공급된 경우, 가산기(20)의 출력단(B)에서 얻어지는 신호(b)는 제11b도에 나타낸 파형으로 되고, 지연소자(30)의 출력단(C)에서 얻어지는 지연신호(c)는 제11c도에 도시한 파형으로 된다. 그리고 지연소자(35)의 출력단(L)에서 얻어지는 신호(ι)는 제11d도에 도시했듯이 상기 지연신호(c)를 더 지연시킨 파형으로 된다.

한편, 최대치회로(40)의 출력단(D)에서 얻어지는 신호(D)는 제11e도에 도시한 파형으로 되고, 최대치회로(50)의 출력신호(e)는 제11f도에 도시한 파형으로 되며, 최대치회로(60)의 출력단(F)에서 얻어지는 신호(f)는 제11g도에 도시한 파형으로 되고, 최소치회로(70)의 출력단(G)에서 얻어지는 신호(g)는 제11h도에 도시한 파형으로 된다.

이상과 같이, 제10도에 도시한 제4실시예에 있어서도 제1도의 제1실시예와 마찬가지로 결과적으로 얻어지는 신호는 그 엣지부에 프리슈트와 오버슈트가 붙지 않고서도 입력신호(a)에 비해 엣지부의 상승시간 및 하강시간이 단축된 신호로 된다.

제12도와 제14도는 본 발명의 제5, 제6실시예를 나타낸 블록도로서, 이들 실시예는 각 제8도와 제10도에 도시한 제3, 제4실시예의 회로중 최대치회로와 최소치회로를 서로 바꾼 구성으로 되어 있다. 이러한 각 실시예에서 각 부분의 파형은 제13a도∼제13g도 및 제15a도∼제15h도에 각각 도시되어 있다. 이들 도면에서 알 수 있듯이, 제5, 제6실시예의 구성에서도 제1도에 도시한 제1실시예의 회로와 마찬가지로, 결과로 얻어지는 신호는 그 엣지부에 프리슈트와 오버슈트가 붙지 않고서도 입력신호(a)에 비해 엣지부의 상승시간 및 하강시간이 단축된 신호로 된다.

이상에서 설명한 본 발명에 따르면, 윤곽보정된 영상신호에 프리슈트와 오버슈트를 붙이지 않으면서도 그 엣지부의 상승시간 및 하강시간만을 단축시켜서 엣지부의 경사를 급준하게 할 수 있다. 따라서 과도한 윤곽보정에 의해 재생되는 화상에 흑백의 테두리가 생겨 보기에 좋지 않은 화면으로 되는 것을 방지할 수 있고, 화상의 샤프니스(선예도)를 향상시킬 수 있다.

한편, 상술한 실시예에서는 윤곽보정회로로서 2차미분회로(10)와 가산기(20)를 조합해서 사용했지만, 이러한 구성은 윤곽보정을 행하는 여타 다른 회로로 대치될 수도 있다.

Claims

원신호(a)중 파형의 상승부와 하강부에 각각 프리슈트와 오버슈트를 부가시켜 윤곽이 강조된 윤곽보정신호(b)를 얻도록 된 윤곽보정회로(100)를 구비하고 있는 화질보정회로에 있어서, 상기 윤곽보정회로(100)와 최소한 1개 이상의 지연수단을 포함하고 있으면서, 상기 윤곽보정신호(b)와 같은 파형으로 된 제1의 신호와, 이 제1의 신호에 대해 시간적으로 앞선관계에 있으며 원신호(a)나 제1의 신호와 모양이 같은 파형으로 되어있는 제2의 신호 및 상기 제1의 신호에 대해 시간적으로 늦은 관계에 있으면서 원신호(a)나 제1의 신호와 모양이 같은 파형으로 되어 있는 제3의 신호를 생성해 내는 제1의 회로수단과, 상기 제1, 제2, 제3의 신호를 입력신호로 공급받아서 제1의 신호에 포함된 프리슈트와 오버슈트 부분을 제거함과 더불어 상기 원신호(a)에 비해 파형의 상승부 및 하강부의 경사가 급준하게 되어 있는 신호(g/k)를 출력으로 발생시키는 제2의 회로수단을 구비하여 이루어진 것을 특징으로 하는 화질보정회로.
제1항에 있어서, 제1의 회로수단(100, 30)은 윤곽 보정신호(B)를 제1의 신호로 출력하고, 원신호(a)를 제2의 신호로 출력하며, 상기 원신호(a)를 지연수단(30)으로 지연시킨 신호(c)를 제3의 신호로 출력하는 것을 특징으로 하는 화질보정회로.
제1항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력해서 양 신호(b, a)를 비교하여 그중 최대치신호(d)를 출력하는 제1의 최대치회로(40)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양신호(b, c)를 비교하여 그중 최대치신호(e)를 출력하는 2의 최대치회로(50), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양신호(a, c)를 비교하여 그중 최대치신호(f)를 출력하는 제3의 최대치회로(60) 및, 상기 제1, 제2, 제3의 최대치회로(40,50,60)로부터의 각 출력신호(d,e,f)를 입력해서 비교하여 그중 최소치회로(g)를 출력하는 최소치회로(70)로 구성된 것을 특징으로 하는 화질보정회로.
제3항에 있어서, 최대치회로(40,50,60)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 2개의 NPN형 트랜지스터(Q1, Q2)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(d,e,f)가 출력되는 것을 특징으로 하는 화질보정회로.
제3항에 있어서, 최소치회로(70)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 공통의 전압원(Vcc)에 접속된 3개의 PNP형트랜지스터(Q10, Q20, Q30)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20, Q30)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(g)가 출력되는 것을 특징으로 하는 화질보정회로.
제1항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력해서 양 신호(b, a)를 비교하여 그중 최소치신호(h)를 출력하는 제1의 최소치회로(45)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양신호(b, c)를 비교하여 그중 최소치신호(i)를 출력하는 제2의 최소치회로(55), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양신호(a, c)를 비교하여 그중 최소치신호(j)를 출력하는 제3의 최소치회로(65) 및, 상기 제1, 제2, 제3의 최소치회로(45, 55, 65)로부터의 각 출력신호(h,i,j)를 입력해서 비교하여 그중 최대치신호(k)를 출력하는 최대치회로(75)로 구성된 것을 최대치회로(75)로 구성된 것을 특징으로 하는 화질보정회로.
제6항에 있어서, 최대치회로(75)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 3개의 NPN형 트랜지스터(Q1, Q2, Q3)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2, Q3)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(k)가 출력되는 것을 특징으로 하는 화질보정회로.
제6항에 있어서, 최소치회로(45,55,65)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 전압원(Vcc)에 접속된 2개의 PNP형트랜지스터(Q10, Q20)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20)의 베이스에는 각기 다른 신호가 입력되고 그 공통에미터로부터는 최소치신호(h,i,j)가 출력되는 것을 특징으로 하는 화질보정회로.
제2항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력햇 양 신호(b, a)를 비교하여 그중 최대치신호(d)를 출력하는 제1의 최대치회로(40)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양신호(b, c)를 비교하여 그중 최대치신호(c)를 출력하는 제2의 최대치회로(50), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양 신호(a, c)를 비교하여 그중 최대치신호(f)를 출력하는 제3의 치대치회로(60) 및, 상기 제1, 제2, 제3의 최대치회로(40,50,60)로부터의 각 출력신호(d,e,f)를 입력해서 비교하여 그중 최소치신호(g)를 출력하는 최소치회로(70)로 구성된 것을 특징으로 하는 화질보정회로.
제9항에 있어서, 최대치회로(40,50,60)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 2개의 NPN형트랜지스터(Q1, Q2)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(d.e.f)가 출력되는 것을 특징으로 하는 화질보정회로.
제9항에 있어서, 최소치회로(70)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 공통의 전압원(Vcc)에 접속된 3개의 PNP형트랜지스터(Q10, Q20, Q30)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2, Q3)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(g)가 출력되는 것을 특징으로 하는 화질보정회로.
제2항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력해서 양 신호(b, a)를 비교하여 그중 최소치신호(h)를 출력하는 제1의 최소치회로(45)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양신호(b, c)를 비교하여 그중 최소치신호(i)를 출력하는 제2의 최소치회로(55), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양 신호(a, c)를 비교하여 그중 최소치신호(j)를 출력하는 제3의 최소치회로(65) 및, 상기 제1, 제2, 제3의 최소치회로(45,55,65)로부터 각 출력신호(h,i,j)를 입력해서 비교하여 그중 최대치 신호(k)를 출력하는 최대치회로(75)로 구성된 것을 특징으로 하는 화질보정회로.
제12항에 있어서, 최대치회로(75)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 3개의 NPN형 트랜지스터(Q1, Q2, Q3)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2, Q3)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(K)가 출력되는 것을 특징으로 하는 화질보정회로.
제12항에 있어서, 최소치회로(45,55,65)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 공통의 전압원(Vcc)에 접속된 2개의 PNP형트랜지스터(Q10, Q20)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(h,i,j)가 출력되는 것을 특징으로 하는 화질보정회로.
제1항에 있어서, 제1의 회로수단(100, 30)은 윤곽보정신호(b)를 제1의 신호로 출력하고, 원신호(a)를 제2의 신호로 출력하며, 상기 윤곽보정신호(b)를 지연수단(30)으로 지연시킨 신호(c)를 제3의 신호로 출력하는 것을 특징으로 하는 화질보정회로.
제15항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력해서 양 신호(b, a)를 비교하여 그중 최대치신호(d)를 출력하는 제1의 최대치회로(40)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양 신호(a, c)를 비교하여 그중 최대치신호(e)를 출력하는 제2의 최대치회로(50), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양신호(a, c)를 비교하여 그중 최대치신호(f)를 출력하는 제3의 최대치회로(6) 및, 상기 제1, 제2, 제3의 최대치회로(40,50,60)의 각 출력신호(d,e,f)를 입력해서 비교하여 그중 최소치신호(g)를 출력하는 최소치회로(70)로 구성된 것을 특징으로 하는 화질보정회로.
제16항에 있어서, 최대치회로(40,50,60)는 각각의 콜렉터가 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 2개의 NPN형 트랜지스터(Q1, Q2)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(d,e,f)가 출력되는 것을 특징으로 하는 화질보정회로.
제16항에 있어서, 최소치회로(70)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 공통의 전압원(Vcc)에 접속된 3개의 PNP형트랜지스터(Q10, Q20, Q30)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20, Q30)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(g)가 출력되는 것을 특징으로 하는 화질보정회로.
제15항에 있어서, 제2의 회로수단은 제1의 신호(b)와 제2의 신호(a)를 입력해서 양 신호(b, a)를 비교하여 그중 최소치신호(h)를 출력하는 제1의 최소치회로(45)와, 상기 제1의 신호(b)와 제3의 신호(c)를 입력해서 양 신호(b, c)를 비교하여 그중 최소치신호(i)를 출력하는 제2의 최소치회로(55), 상기 제2의 신호(a)와 제3의 신호(c)를 입력해서 양신호(a, c)를 비교하여 그중 최소치신호(j)를 출력하는 제3의 최소치회로(65) 및, 상기 제1, 제2, 제3의 최소치회로(45,55,65)로 부터의 각 출력신호(h,i,j)를 입력해서 비교하여 그중 최대치신호(k)를 출력하는 최대치회로(75)로 구성된 것을 특징으로 하는 화질보정회로.
제19항에 있어서, 최대치회로(75)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 3개의 NPN형 트랜지스터(Q1, Q2, Q3)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(K)가 출력되는 것을 특징으로 하는 화질보정회로.
제19항에 있어서, 최소치회로(45,55,65)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 전압원(Vcc)에 접속된 2개의 PNP형 트랜지스터(Q10, Q20)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20)의 베이스에는 각기 다른 신호가 입력되고 그 공통에미터로 부터는 최소치신호(h,i,j)가 출력되는 것을 특징으로 하는 화질보정회로.
제1항에 있어서, 제1의 회로수단(100,30,35)은 윤곽보정신호(b)를 제1의 지연수단(30)으로 지연시킨 신호(c)를 제1의 신호로 출력하고, 상기 윤곽보정신호(b)를 제2의 신호로 출력하며, 상기 제1의 신호(c)를 제2의 지연수단(35)으로 지연시킨 신호(ι)를 제3의 신호로 출력하는 것을 특징으로 하는 화질보정회로.
제22항에 있어서, 제2의 회로수단은 제1의 신호(c)와 제2의 신호(b)를 입력해서 양 신호(c, b)를 비교하여 그중 최대치신호(d)를 출력하는 제1의 최대치회로(40)와, 상기 제1의 신호(c)와 제3의 신호(ι)를 입력해서 양 신호(c, ι)를 비교하여 그중 최대치신호(e)를 출력하는 제2의 최대치회로(50), 상기 제2의 신호(b)와 제3의 신호(ι)를 입력해서 양 신호(b, ι)를 비교하여 그중 최대치신호(f)를 출력하는 제3의 최대치회로(60) 및, 상기 제1, 제2, 제3의 최대치회로(40,50,60)로부터의 각 출력신호(d,e,f)를 입력해서 비교하여 그중 최소치신호(g)를 출력하는 최소치회로(70)로 구성된 것을 특징으로 하는 화질보정회로.
제23항에 있어서, 최대치회로(40,50,60)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 2개의 NPN형 트랜지스터(Q1, Q2)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(d,e,f)가 출력되는 것을 특징으로 하는 화질보정회로.
제23항에 있어서, 최소치회로(70)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 전압원(Vcc)에 접속된 3개의 PNP형 트랜지스터(Q10, Q20, Q30)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20, Q30)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최소치신호(g)가 출력되는 것을 특징으로 하는 화질보정회로.
제22항에 있어서, 제2의 회로수단은 제1의 신호(c)와 제2의 신호(b)를 입력해서 양 신호(c, b)를 비교하여 그중 최소치신호(h)를 출력하는 제1의 최소치회로(45)와, 상기 제1의 신호(c)와 제3의 신호(ι)를 입력해서 양신호(c, ι)를 비교하여 그중 최소치신호(i)를 출력하는 제2의 최소치회로(55), 상기 제2의 신호(b)와 제3의 신호(ι)를 입력해서 양신호(b, ι)를 비교하여 그중 최소치신호(j)를 출력하는 제3의 최소치회로(65) 및, 상기 제1, 제2, 제3의 최소치회로(45,55,65)로부터의 각 출력신호(h,i,j)를 입력해서 비교하여 그중 최대치신호(k)를 출력하는 최대치회로(75)로 구성된 것을 특징으로 하는 화질보정회로.
제26항에 있어서, 최대치회로(75)는 각각의 콜렉터가 공통의 전압원(Vcc)에 접속되고 각각의 에미터가 공통의 에미터저항(R1)을 통해 기준전위점에 접속된 3개의 NPN형 트랜지스터(Q1, Q2, Q3)를 갖춘 것으로서, 각 트랜지스터(Q1, Q2, Q3)의 베이스에는 각기 다른 신호가 입력되고, 그 공통에미터로부터는 최대치신호(k)가 출력되는 것을 특징으로 하는 화질보정회로.
제26항에 있어서, 최소치회로(45,55,65)는 각각의 콜렉터가 공통으로 기준전위점에 접속되고 각각의 에미터가 공통의 에미터저항(R10)을 통해 전압원(Vcc)에 접속된 2개의 PNP형 트랜지스터(Q10, Q20)를 갖춘 것으로서, 각 트랜지스터(Q10, Q20)의 베이스에는 각기 다른 신호가 입력되고 그 공통에미터로부터는 최소치신호(h,i,j)가 출력되는 것을 특징으로 하는 화질보정회로.