JPS6273645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6273645A JPS6273645A JP21302885A JP21302885A JPS6273645A JP S6273645 A JPS6273645 A JP S6273645A JP 21302885 A JP21302885 A JP 21302885A JP 21302885 A JP21302885 A JP 21302885A JP S6273645 A JPS6273645 A JP S6273645A
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- JP
- Japan
- Prior art keywords
- liquid glass
- wiring layer
- insulating film
- wiring
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この定明は半導体装置の製造方法Ｖこ係り、特に基体上
に配線を形成しその上を越えて形成した絶縁層の上面全
平坦に形成する方法に関するものでおる。
に配線を形成しその上を越えて形成した絶縁層の上面全
平坦に形成する方法に関するものでおる。
以下、多層配線の形成方法２例に挙げて説明する。第２
図（ａ）〜（ｄ）は従来の２層配線の形成方法の主要段
階における状態を示す断面図で、まず、半導体基板り１
）の上に第１の絶縁膜（２）全形成する（一般的には、
この絶縁膜（２）は半導体基板（１）ｉに形成される素
子、拡散Ｖ（図示せず）と、従来の第１の配線層と全絶
縁するものであるので、この時には、既に拡散層が形成
されていることが多く、もちろん、この絶縁膜（２）は
、下の拡散層の電極となるべき箇所においてコンタクト
ホールが形成されるが、それらの工程についてはここで
は省略する）。
図（ａ）〜（ｄ）は従来の２層配線の形成方法の主要段
階における状態を示す断面図で、まず、半導体基板り１
）の上に第１の絶縁膜（２）全形成する（一般的には、
この絶縁膜（２）は半導体基板（１）ｉに形成される素
子、拡散Ｖ（図示せず）と、従来の第１の配線層と全絶
縁するものであるので、この時には、既に拡散層が形成
されていることが多く、もちろん、この絶縁膜（２）は
、下の拡散層の電極となるべき箇所においてコンタクト
ホールが形成されるが、それらの工程についてはここで
は省略する）。
次に、この絶縁膜（２）上に停電性物質（たとえばＡ）
を含む合金）全付着させる。この導電性物質？パターン
ニングし、配ｒＪ２となるべき部分を残してエツチング
除去し、これ金量１の配線層（３）とする〔第２図（ａ
）〕。きらに、この上に全面に４２の絶縁膜（４）（た
とえばプラズマ酸化膜、プラズマ窒化膜など）全付着さ
せる〔第２図（ｂ）〕。さらに、この第２の絶ｉ ＩＩ
（４） 全ハターンニングし、スルーホール（５）全
形成する〔第２図（Ｃ）〕。その後、導電性物質（例え
ばＡｔ ’に含む合金）全付着し、これをパターンニン
グに↓ジ配線となるべき部分を残して、エツチング除去
することにより、第２の配線層（６）を形成する〔第２
区１（ｄ））。
を含む合金）全付着させる。この導電性物質？パターン
ニングし、配ｒＪ２となるべき部分を残してエツチング
除去し、これ金量１の配線層（３）とする〔第２図（ａ
）〕。きらに、この上に全面に４２の絶縁膜（４）（た
とえばプラズマ酸化膜、プラズマ窒化膜など）全付着さ
せる〔第２図（ｂ）〕。さらに、この第２の絶ｉ ＩＩ
（４） 全ハターンニングし、スルーホール（５）全
形成する〔第２図（Ｃ）〕。その後、導電性物質（例え
ばＡｔ ’に含む合金）全付着し、これをパターンニン
グに↓ジ配線となるべき部分を残して、エツチング除去
することにより、第２の配線層（６）を形成する〔第２
区１（ｄ））。
従来の多層配線形成技術によれば、第１の配線層（３）
の存在により、第２の絶縁膜（４）の形成時に、第１の
配線層（３）の形状を反映した形状となシ、第２の配線
層（６）の付着時にくびれが生じたり、または、第２の
絶縁膜（４）や第２の配線層（６）の膜質が、段差部に
おいて悪化し、それぞれ多層配線の信頼性（エレクトロ
マイグレーション、層間絶縁性など）や歩留に対して影
響を及ぼしていた。また、第１の配線層（３）の存在に
よって、表面に凹凸が生じ第２の配線層（６）がｉｌの
配線層（３）と交差する場合は、その分配線長が長くな
り、配線の浮遊容量。
の存在により、第２の絶縁膜（４）の形成時に、第１の
配線層（３）の形状を反映した形状となシ、第２の配線
層（６）の付着時にくびれが生じたり、または、第２の
絶縁膜（４）や第２の配線層（６）の膜質が、段差部に
おいて悪化し、それぞれ多層配線の信頼性（エレクトロ
マイグレーション、層間絶縁性など）や歩留に対して影
響を及ぼしていた。また、第１の配線層（３）の存在に
よって、表面に凹凸が生じ第２の配線層（６）がｉｌの
配線層（３）と交差する場合は、その分配線長が長くな
り、配線の浮遊容量。
抵抗が増すので、半導体装置の動作速度が遅くなるとい
う欠点があった。これらの欠点を補うために第２の絶縁
膜（４）の上に液状ガラスを塗布する方法もあるが、そ
れたけでは第１の配線層（３）にもとづく段差を埋めこ
むまでに至るのは難しく、相当大きい段差が残るという
問題点があった。
う欠点があった。これらの欠点を補うために第２の絶縁
膜（４）の上に液状ガラスを塗布する方法もあるが、そ
れたけでは第１の配線層（３）にもとづく段差を埋めこ
むまでに至るのは難しく、相当大きい段差が残るという
問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、身↓１の自己線層にもとづく段差全軽減し、第
２の配線層に対する信頼性を向上するとともに、その配
線長全必要以上に長くすることなく形成できる半導体装
置の製命方法金得ることを目的とする。
もので、身↓１の自己線層にもとづく段差全軽減し、第
２の配線層に対する信頼性を向上するとともに、その配
線長全必要以上に長くすることなく形成できる半導体装
置の製命方法金得ることを目的とする。
この発明に係わる半導体装−の製造方法は、表面段差の
ある第２の絶縁層上に液状ガラス全塗布し、さらに、第
２の絶縁層に比して、液入ガラスの被エツチングレート
が若干遅くなるような条件でその上面の全面または一部
をエツチングし、これによｐ表面段差を低減させるもの
である。
ある第２の絶縁層上に液状ガラス全塗布し、さらに、第
２の絶縁層に比して、液入ガラスの被エツチングレート
が若干遅くなるような条件でその上面の全面または一部
をエツチングし、これによｐ表面段差を低減させるもの
である。
この発明においては、第２の絶縁膜上に液状ガラスヲ塗
イ（Ｊすることによって、段差形状をなだらかにし、さ
らに、上に述べた条件でエツチングすることにより、段
差自体をも低減することができるので、第２の配線層全
形成する直前には、第２の絶縁膜の表面は段差が少なく
、かつなだらかな形状を呈するようにでき、第２の配線
層の信頼性力確保でき、刀・つ配線長を不要に長くする
ことがない。
イ（Ｊすることによって、段差形状をなだらかにし、さ
らに、上に述べた条件でエツチングすることにより、段
差自体をも低減することができるので、第２の配線層全
形成する直前には、第２の絶縁膜の表面は段差が少なく
、かつなだらかな形状を呈するようにでき、第２の配線
層の信頼性力確保でき、刀・つ配線長を不要に長くする
ことがない。
〔実施例」
第１図（ａ）〜（ｄ）はこの発明の一実施例の方法の主
要段階における状態金示す断面図で、前述の第２図の従
来例と同−符り“は同等部分を示す。この実施例では従
来の技術で説明した第２図（ａ）及び第２図（ｂ）まで
の工程は全く同一であるので、図示及び説明を省略し、
それ以降の工程について説明する。
要段階における状態金示す断面図で、前述の第２図の従
来例と同−符り“は同等部分を示す。この実施例では従
来の技術で説明した第２図（ａ）及び第２図（ｂ）まで
の工程は全く同一であるので、図示及び説明を省略し、
それ以降の工程について説明する。
すなわち、第２図（ｂ）までの工程完了後、第２の絶縁
膜（４）の上に液状ガラス（７）を回転塗布する〇液状
ガラスはシラノール［５ｔ（ｏＨ）２］。及び有機溶剤
からなっておジ、ここで必要であれば加熱処理を箆して
おく〔第１図（ａ）〕。その後、第２の絶縁膜（４）と
液状ガラス（７）との被エツチングレートを第２の絶縁
膜（４）の被エツチングレートの方が若干速い（約２倍
）ような条件で全面エツチングを行う。この時、液状ガ
ラス（７）は凸部において薄く形成されているので、凸
部の第２の絶縁膜（４）は凹部に比べて早く露出する。
膜（４）の上に液状ガラス（７）を回転塗布する〇液状
ガラスはシラノール［５ｔ（ｏＨ）２］。及び有機溶剤
からなっておジ、ここで必要であれば加熱処理を箆して
おく〔第１図（ａ）〕。その後、第２の絶縁膜（４）と
液状ガラス（７）との被エツチングレートを第２の絶縁
膜（４）の被エツチングレートの方が若干速い（約２倍
）ような条件で全面エツチングを行う。この時、液状ガ
ラス（７）は凸部において薄く形成されているので、凸
部の第２の絶縁膜（４）は凹部に比べて早く露出する。
したがって、凸部に２ける第２の絶縁膜（４）が露出し
た後、しばらくエツチングを続けると、絶縁膜（４）の
被エツチングレートが大きいので段差が少なくなる〔第
１図（ｂ）〕。その後、従来より行われている方法でス
ルーホール（５）を形成し〔第１図（ｃ）〕、第２の配
線層（６）となるべき導電性物質を付着ｊ、７、パター
ンニングヲ行い、少なくとも配線となるべき部分以外を
除去することにより第２の配線層（６）を形成する〔第
１図（ｄ）〕。
た後、しばらくエツチングを続けると、絶縁膜（４）の
被エツチングレートが大きいので段差が少なくなる〔第
１図（ｂ）〕。その後、従来より行われている方法でス
ルーホール（５）を形成し〔第１図（ｃ）〕、第２の配
線層（６）となるべき導電性物質を付着ｊ、７、パター
ンニングヲ行い、少なくとも配線となるべき部分以外を
除去することにより第２の配線層（６）を形成する〔第
１図（ｄ）〕。
上記の実施例では、多層配線の第１．第２配線間の段差
の低減に関して説明したが、熱論、この発明はそれ以上
（すなわち、■２．第３配線間など）の配線間の段差の
低減に関しても適用できる。
の低減に関して説明したが、熱論、この発明はそれ以上
（すなわち、■２．第３配線間など）の配線間の段差の
低減に関しても適用できる。
以上のように、この発明てよれば表面に段差部を有する
絶縁膜の上に液状ガラスを塗布後、その絶縁膜よりも液
状ガラスの被エツチングレートが若干遅いような条件で
全面あるいは部分的にエツチング全行い、液状ガラス直
下の絶縁膜を少しエツチングしたところでエツチング全
土めるので、段差の凸部においては凹部に比較してエツ
チングがより多く進行し、段差が軽減され、その上に形
成する配線における信頼性が向上し、また段差が低減さ
れるのでその上の配線における配線長が不要に長くなる
ことがない。
絶縁膜の上に液状ガラスを塗布後、その絶縁膜よりも液
状ガラスの被エツチングレートが若干遅いような条件で
全面あるいは部分的にエツチング全行い、液状ガラス直
下の絶縁膜を少しエツチングしたところでエツチング全
土めるので、段差の凸部においては凹部に比較してエツ
チングがより多く進行し、段差が軽減され、その上に形
成する配線における信頼性が向上し、また段差が低減さ
れるのでその上の配線における配線長が不要に長くなる
ことがない。
第１図叫〜（イ）・はこの発明の一実施例による半導体
装酋の製造方法における多層配線形成の主要段階での状
態全示す断面図、■２図符＝（支）は従来の多層配線の
形成方法の主要段階における状態を示す断面図である。 図において、（１）は半導体基板、（２Ｈ；ｔＭｌの絶
縁膜、（３）は第１の配線層、（４ンは第２の絶縁膜、
（６）は第２の配ｍ層、（７）は液体ガラスである。 な訃、図中同一符号は同−又は相当部分を示す。
装酋の製造方法における多層配線形成の主要段階での状
態全示す断面図、■２図符＝（支）は従来の多層配線の
形成方法の主要段階における状態を示す断面図である。 図において、（１）は半導体基板、（２Ｈ；ｔＭｌの絶
縁膜、（３）は第１の配線層、（４ンは第２の絶縁膜、
（６）は第２の配ｍ層、（７）は液体ガラスである。 な訃、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に形成された第１の絶縁膜の上に構
成された第１の配線層の上を覆うように上記第１の絶縁
膜の上に第２の絶縁膜を形成する工程、上記第１の配線
層にもとづいて表面に段差部を有する上記第２の絶縁膜
の上に液状ガラスを塗布する工程、及び上記第２の絶縁
膜の被エッチングレートが上記液体ガラスの被エッチン
グレートより大きいような条件で上記液体ガラスの上か
らエッチングを施し、上記段差部の凸部の方が凹部より
上記液体ガラスの厚さが薄く形成されることと上記第２
の絶縁膜及び液体ガラスの被エッチングレートの差とに
よつて上記段差部の段差を小さくする工程を有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302885A JPS6273645A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302885A JPS6273645A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273645A true JPS6273645A (ja) | 1987-04-04 |
Family
ID=16632310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21302885A Pending JPS6273645A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273645A (ja) |
-
1985
- 1985-09-26 JP JP21302885A patent/JPS6273645A/ja active Pending
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