JPH04196152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04196152A JPH04196152A JP32207590A JP32207590A JPH04196152A JP H04196152 A JPH04196152 A JP H04196152A JP 32207590 A JP32207590 A JP 32207590A JP 32207590 A JP32207590 A JP 32207590A JP H04196152 A JPH04196152 A JP H04196152A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関するもので、特に
、半導体集積回路の多層配線形成に関するものである。
、半導体集積回路の多層配線形成に関するものである。
従来の゛１１導体装置での多層配線構造では、コンタク
トポールには金属を埋め込まず、直接上層配線を形成し
ていた。しかしコンタクトホール径の縮小に伴い、金属
等の上層配線祠科がコンタクトホール内に入り込みにく
くなってきた。Ｗ（タングステン）、八Ω （アルミニ
ウム）の選択成長という方法も開発されていたが、Ｆ層
配線がＡｕ（金）の場合、選択成長は難しい。
トポールには金属を埋め込まず、直接上層配線を形成し
ていた。しかしコンタクトホール径の縮小に伴い、金属
等の上層配線祠科がコンタクトホール内に入り込みにく
くなってきた。Ｗ（タングステン）、八Ω （アルミニ
ウム）の選択成長という方法も開発されていたが、Ｆ層
配線がＡｕ（金）の場合、選択成長は難しい。
そこで、Ａｕ配線を含む多層配線構造の形成を可能にす
るため、スペーサリフトオフ法か開発された。この方法
は、例えば“化合物半導体デバイス［１１］ ｐ、７つ
”に示されている。このスペーサリフトオフ法は、コン
タクトホールへの金属埋め込み方法として多用されてい
るハイアススパソタ法やＷの選択ＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ−Ｌｉｏｎ）法と
比較すると、より簡便である。
るため、スペーサリフトオフ法か開発された。この方法
は、例えば“化合物半導体デバイス［１１］ ｐ、７つ
”に示されている。このスペーサリフトオフ法は、コン
タクトホールへの金属埋め込み方法として多用されてい
るハイアススパソタ法やＷの選択ＣＶ Ｄ （Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ−Ｌｉｏｎ）法と
比較すると、より簡便である。
第２図は、そのスペーサリフトオフ法去による工程別の
素子断面概略図である。まず、下層配線２か施された基
板］上に層間絶縁膜３を形成する。
素子断面概略図である。まず、下層配線２か施された基
板］上に層間絶縁膜３を形成する。
次に、フォトレジスト）」を塗酊し、コンタクトポール
形成部分に開口を有するレジストパターン４を形成する
（同図（ａ）図示）。その後エツチングをｊ−Ｊい、層
間絶縁膜３にコンタクトホール′３］を形成する（同図
（ｂ）図示）。このとき、次工程てリフトオフを確実に
行うため、層間絶縁膜３をサイドエツチングし、コンタ
クトホール３１のサイズをレジストパターン４の開口の
サイズよりもやや大きくする。その後、コンタクトホー
ル３］等か形成された基板１上に金属５を蒸着させ（同
図（Ｃ）図示）でリフトオフし、コンタクトホール３］
内のろに金属５を残してバイアメタル５］を形成する（
第２図（ｄ）図示）。このようにして形成された各層上
に」−層配線８を施す（同図（ｅ）図示）。
形成部分に開口を有するレジストパターン４を形成する
（同図（ａ）図示）。その後エツチングをｊ−Ｊい、層
間絶縁膜３にコンタクトホール′３］を形成する（同図
（ｂ）図示）。このとき、次工程てリフトオフを確実に
行うため、層間絶縁膜３をサイドエツチングし、コンタ
クトホール３１のサイズをレジストパターン４の開口の
サイズよりもやや大きくする。その後、コンタクトホー
ル３］等か形成された基板１上に金属５を蒸着させ（同
図（Ｃ）図示）でリフトオフし、コンタクトホール３］
内のろに金属５を残してバイアメタル５］を形成する（
第２図（ｄ）図示）。このようにして形成された各層上
に」−層配線８を施す（同図（ｅ）図示）。
上記の方法によって、必要に応じた多層配線構造を形成
することかできる。
することかできる。
しかしこのスペーサリフトオフ法では、形成されたバイ
アメタル５とスペーサとなる層間絶縁膜３との間に溝６
か牛しる（第２図（ｅ）図示）。
アメタル５とスペーサとなる層間絶縁膜３との間に溝６
か牛しる（第２図（ｅ）図示）。
この溝のため、形成された上層配線８にくほみ８］か牛
し、最°忠の場合、断線か生じるという問題かあった。
し、最°忠の場合、断線か生じるという問題かあった。
そこで、（４機系Ｓ ＯＧ （Ｓｐｉｎ ｏｎ Ｇｌａ
ｓｓ ）を層間絶縁膜として用いる方法か、“電子通信
情報学会技術研究報吉 ＥＤ８９ ｐ、３７“に示さ
れている。この方ｄ：によると、ａ機系ＳＯＧは平坦性
に優れているため、スペーサリフトオフ法を用いること
によって生しる断線等の問題がない。しかし、レジスト
除去工程での酸素プラズマ処理によって有機系ＳＯＧ膜
にはクラックが生じやすくなる。そのため、クラック発
生を防ぐためにｒめ窒素プラズマ処理を行って窒化膜を
形成する」−程を経なければならない。
ｓｓ ）を層間絶縁膜として用いる方法か、“電子通信
情報学会技術研究報吉 ＥＤ８９ ｐ、３７“に示さ
れている。この方ｄ：によると、ａ機系ＳＯＧは平坦性
に優れているため、スペーサリフトオフ法を用いること
によって生しる断線等の問題がない。しかし、レジスト
除去工程での酸素プラズマ処理によって有機系ＳＯＧ膜
にはクラックが生じやすくなる。そのため、クラック発
生を防ぐためにｒめ窒素プラズマ処理を行って窒化膜を
形成する」−程を経なければならない。
本発明は、より簡便な工程で、平坦化された」二層配線
層を形成することの可能な半導体装置の製造方法を提供
する。
層を形成することの可能な半導体装置の製造方法を提供
する。
本発明は、下層配線が施された基板上に第１絶縁材料を
用いた層間絶縁膜を形成し、コンタクトホール形成領域
に開口を何するマスクパターンを層間絶縁膜上に形成す
る第１の工程と、前述の開口で露出した層間絶縁膜をエ
ツチングで除去することにより下層配線層を露出させ、
コンタクトホールを形成する第２の工程と、金属を波性
してマスクパターンを除去し、コンタクトホール中にバ
イアメタルを形成する第３の工程と、バイアメタル及び
層間絶縁膜」二に第２絶縁材料を被る゛する第４の工程
と、バイアメタルの表面が露出するまで第２絶縁材料の
層をエツチングする第５の工程と、バイアメタルと接続
された上層配線を層間絶縁膜上に形成する第６の工程と
を備える＼ことを特徴とする。
用いた層間絶縁膜を形成し、コンタクトホール形成領域
に開口を何するマスクパターンを層間絶縁膜上に形成す
る第１の工程と、前述の開口で露出した層間絶縁膜をエ
ツチングで除去することにより下層配線層を露出させ、
コンタクトホールを形成する第２の工程と、金属を波性
してマスクパターンを除去し、コンタクトホール中にバ
イアメタルを形成する第３の工程と、バイアメタル及び
層間絶縁膜」二に第２絶縁材料を被る゛する第４の工程
と、バイアメタルの表面が露出するまで第２絶縁材料の
層をエツチングする第５の工程と、バイアメタルと接続
された上層配線を層間絶縁膜上に形成する第６の工程と
を備える＼ことを特徴とする。
バイアメタル及び層間絶縁膜上に絶縁材料を被着させる
ことにより、バイアメタルとサイドエツチングされた層
間絶縁膜との間に生じている溝に絶縁材料を埋め込むこ
とができる。
ことにより、バイアメタルとサイドエツチングされた層
間絶縁膜との間に生じている溝に絶縁材料を埋め込むこ
とができる。
以下、本発明の実施例に係る半導体装置の製造方法につ
いて、第１図を用いて説明する。
いて、第１図を用いて説明する。
ます、基板ｌ上に下層配線２を施し、その上に第１の絶
縁材料を用いた層間絶縁膜３を形成する。
縁材料を用いた層間絶縁膜３を形成する。
次に、この層間絶縁膜３上にフォトレジスト旧を塗布し
、コンタクトホール形成部分に開口を有するレジストパ
ターン４を形成する（第１図（ａ）図示）。このレジス
トパターン４をマスクとして層間絶縁膜３をエツチング
し、コンタクトホール３］を形成する（同図（ｂ）図示
）。このとき、次工程で行われるリフトオフを確実にす
るためサイドエツチングして、コンタクトホール３］の
サイズをレジストパターン４の開口のサイズよりも大き
くする。次に、コンタクトホール３１形成後の基板上に
金属５を被着させる（第１図（Ｃ）図示）。彼むした金
属５をリフトオフしてコンタクトホール３］内のみに金
属５を残し、バイアメタル５１を形成する。このとき前
述したように、層間絶縁膜３はサイドエツチングされて
いるので、層間絶縁膜３とバイアメタル５コとの間には
わずかに溝６か生している（同図（ｄ）図示）。その後
、層間絶縁膜３及びバイアメタル５１か形成されている
基板上に均一に、第２絶縁材料７を被るさせる。これに
より、層間絶縁膜３とバイアメタル５］との間の７’Ｆ
ｊ ６には絶縁材料７が入り込む（同図（ｅ）図示）。
、コンタクトホール形成部分に開口を有するレジストパ
ターン４を形成する（第１図（ａ）図示）。このレジス
トパターン４をマスクとして層間絶縁膜３をエツチング
し、コンタクトホール３］を形成する（同図（ｂ）図示
）。このとき、次工程で行われるリフトオフを確実にす
るためサイドエツチングして、コンタクトホール３］の
サイズをレジストパターン４の開口のサイズよりも大き
くする。次に、コンタクトホール３１形成後の基板上に
金属５を被着させる（第１図（Ｃ）図示）。彼むした金
属５をリフトオフしてコンタクトホール３］内のみに金
属５を残し、バイアメタル５１を形成する。このとき前
述したように、層間絶縁膜３はサイドエツチングされて
いるので、層間絶縁膜３とバイアメタル５コとの間には
わずかに溝６か生している（同図（ｄ）図示）。その後
、層間絶縁膜３及びバイアメタル５１か形成されている
基板上に均一に、第２絶縁材料７を被るさせる。これに
より、層間絶縁膜３とバイアメタル５］との間の７’Ｆ
ｊ ６には絶縁材料７が入り込む（同図（ｅ）図示）。
次に熱処理を行い、第２絶縁＋」料７か硬化した後、バ
イアメタル５１か露出するまでエツチングする。これに
より、前述の溝６のみに第２絶縁材料７が埋め込まれる
ことになる（同図（ｆ）図示）。上述の工程により形成
された層間絶縁膜Ｂ上に上層配線８を施す（同図（ｇ）
図示）。このため、バイアメタル５１を介して下層配線
２と上層配線８とは接続される。また、満６か埋められ
たことによって形成された上層配線８の段差あるいは窪
み８１は小さくなり、はぼ平坦な配線層を形成すること
ができる。
イアメタル５１か露出するまでエツチングする。これに
より、前述の溝６のみに第２絶縁材料７が埋め込まれる
ことになる（同図（ｆ）図示）。上述の工程により形成
された層間絶縁膜Ｂ上に上層配線８を施す（同図（ｇ）
図示）。このため、バイアメタル５１を介して下層配線
２と上層配線８とは接続される。また、満６か埋められ
たことによって形成された上層配線８の段差あるいは窪
み８１は小さくなり、はぼ平坦な配線層を形成すること
ができる。
次に、前述の方法と同様に、発明者が行った具体例につ
いて説明する。
いて説明する。
基板１−Ｊｌに下層配線２を形成後、層間絶縁膜３とし
て５１０２（二酸化硅素）膜をＩＩｔ ｍの厚さに形成
する。この形成には、プラズマＣＶＤ装置を用いた。こ
の後、フォトレジスト月を塗布してコンタクトホール形
成部分に開口を釘するレジストパターン４を形成し、こ
れをマスクとしてＲＩＥ （１ｉｅａｃｔｉｖｅ ｔｏ
ｎ Ｅｔｃｈｉｎｇ）法によりコンタクトホール形成部
分の３１０２膜をエツチングする。
て５１０２（二酸化硅素）膜をＩＩｔ ｍの厚さに形成
する。この形成には、プラズマＣＶＤ装置を用いた。こ
の後、フォトレジスト月を塗布してコンタクトホール形
成部分に開口を釘するレジストパターン４を形成し、こ
れをマスクとしてＲＩＥ （１ｉｅａｃｔｉｖｅ ｔｏ
ｎ Ｅｔｃｈｉｎｇ）法によりコンタクトホール形成部
分の３１０２膜をエツチングする。
次に、このＳ Ｉ Ｏ２膜か形成された基板」二にバイ
アメタルの材料であるＡｕを蒸着する。その後、リフト
オフ法により不要部分のＡｕを除去し、コンタクトポー
ル３］内のみにＡｕを残してバイアメタル５１を形成す
る。このとき、前述のリフトオフを確実に行うために５
ＩＯ２膜はサイトエツチングされているため、この５１
０２膜とバイアメタル５１との間にはわずかに満６が生
している。
アメタルの材料であるＡｕを蒸着する。その後、リフト
オフ法により不要部分のＡｕを除去し、コンタクトポー
ル３］内のみにＡｕを残してバイアメタル５１を形成す
る。このとき、前述のリフトオフを確実に行うために５
ＩＯ２膜はサイトエツチングされているため、この５１
０２膜とバイアメタル５１との間にはわずかに満６が生
している。
次に、第２絶縁材料７としてＳＯＧ溶液を用い、バイア
メタル５１か形成された基板上に回転塗布して膜厚Ｏ１
５μｎ］の層を形成し、３００°Ｃ中で］時間処理する
。このときＳＯＧ溶液は回転塗布されることにより溝６
に入り込んでいる。その後、ＲＩＥ法によってバイアメ
タル５１の表面が露出するまでＳＯＧの層をエツチング
し、その上に上層配線８を形成する。
メタル５１か形成された基板上に回転塗布して膜厚Ｏ１
５μｎ］の層を形成し、３００°Ｃ中で］時間処理する
。このときＳＯＧ溶液は回転塗布されることにより溝６
に入り込んでいる。その後、ＲＩＥ法によってバイアメ
タル５１の表面が露出するまでＳＯＧの層をエツチング
し、その上に上層配線８を形成する。
以上述べた工程により、バイアメタルとＳｉＯ２膜との
間に生じる溝は絶縁旧材で埋められるため、」−層配線
層に生ずる段差あるいは窪みを小さくすることができる
。
間に生じる溝は絶縁旧材で埋められるため、」−層配線
層に生ずる段差あるいは窪みを小さくすることができる
。
なお、本発明で用いることのできる材料は、本実施例の
具体例で用いたＳ １０２ 、Ａ ｕ −、Ｓ ＯＧに
限定されるものではなく、また各層の形成方法について
も、プラズマＣＶＤ法やＲＩＥ法のみに限定されるもの
ではない。具体例で用いた月相、及び方法と同様の特性
、効果をもたらすものであれば使用可能である。
具体例で用いたＳ １０２ 、Ａ ｕ −、Ｓ ＯＧに
限定されるものではなく、また各層の形成方法について
も、プラズマＣＶＤ法やＲＩＥ法のみに限定されるもの
ではない。具体例で用いた月相、及び方法と同様の特性
、効果をもたらすものであれば使用可能である。
以上説明したように、層間絶縁膜とバイアメタルの間の
溝は絶縁旧材によって埋められるため、上層配線層の平
坦化か容易にでき、上層配線の断線なとを防くことかで
きる。従って配線の信頼性を向上させることかでき、集
積回路において歩留まりの高い配線を得ることができる
。特に、Ａｕ系の配線を用いている化合物半導体の集積
回路で利用すると、効果的である。
溝は絶縁旧材によって埋められるため、上層配線層の平
坦化か容易にでき、上層配線の断線なとを防くことかで
きる。従って配線の信頼性を向上させることかでき、集
積回路において歩留まりの高い配線を得ることができる
。特に、Ａｕ系の配線を用いている化合物半導体の集積
回路で利用すると、効果的である。
第１図は本発明の実施例に係る半導体装置の製造方法の
工程別素子断面図、第２図は従来の技術による半導体装
置の製造方法の工程別素子断面図である。 ］・基板、２・ド層配線、３・・第１絶縁Ｈ料を用いた
層間絶縁膜、３］・コンタクトホール、−］〇− ４・・・レジストパターン、５・・・金属、５１・・・
バイアメタル、６・・・溝、７・・・第２絶縁材料、８
・・上層配線、８］・・・段差あるいは窪み。 代理人弁理士 長浴用 芳 樹弄 ｒ と ；子断面′）１１略図
工程別素子断面図、第２図は従来の技術による半導体装
置の製造方法の工程別素子断面図である。 ］・基板、２・ド層配線、３・・第１絶縁Ｈ料を用いた
層間絶縁膜、３］・コンタクトホール、−］〇− ４・・・レジストパターン、５・・・金属、５１・・・
バイアメタル、６・・・溝、７・・・第２絶縁材料、８
・・上層配線、８］・・・段差あるいは窪み。 代理人弁理士 長浴用 芳 樹弄 ｒ と ；子断面′）１１略図
Claims (1)
- 【特許請求の範囲】 下層配線が施された基板上に第１絶縁材料を用いた層間
絶縁膜を形成し、コンタクトホール形成領域に開口を有
するマスクパターンを前記層間絶縁膜上に形成する第１
の工程と、前記開口で露出した前記層間絶縁膜をエッチ
ングで除去することにより前記下層配線層を露出させ、
コンタクトホールを形成する第２の工程と、金属を被着
して前記マスクパターンを除去し、前記コンタクトホー
ル中にバイアメタルを形成する第３の工程と、 前記バイアメタル及び前記層間絶縁膜上に第２絶縁材料
を被着する第４の工程と、 前記バイアメタルの表面が露出するまで前記第２絶縁材
料の層をエッチングする第５の工程と、前記バイアメタ
ルと接続された上層配線を前記層間絶縁膜上に形成する
第６の工程と を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32207590A JPH04196152A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32207590A JPH04196152A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196152A true JPH04196152A (ja) | 1992-07-15 |
Family
ID=18139640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32207590A Pending JPH04196152A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446774A (zh) * | 2010-10-01 | 2012-05-09 | 住友金属矿山株式会社 | 半导体元件安装用基板的制造方法 |
| CN103560083A (zh) * | 2013-11-18 | 2014-02-05 | 电子科技大学 | 一种用于非制冷红外焦平面探测器电极图形化的剥离工艺 |
-
1990
- 1990-11-26 JP JP32207590A patent/JPH04196152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102446774A (zh) * | 2010-10-01 | 2012-05-09 | 住友金属矿山株式会社 | 半导体元件安装用基板的制造方法 |
| CN103560083A (zh) * | 2013-11-18 | 2014-02-05 | 电子科技大学 | 一种用于非制冷红外焦平面探测器电极图形化的剥离工艺 |
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