JPS6272383A - 情報処理装置におけるロムカ−トリツジ - Google Patents
情報処理装置におけるロムカ−トリツジInfo
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- JPS6272383A JPS6272383A JP60214278A JP21427885A JPS6272383A JP S6272383 A JPS6272383 A JP S6272383A JP 60214278 A JP60214278 A JP 60214278A JP 21427885 A JP21427885 A JP 21427885A JP S6272383 A JPS6272383 A JP S6272383A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（産業上の利用分野）
本発明は、テレビゲームあるいは教育用の教材として用
いられる情報処理装置におけるブ１］グラムソースとし
てのロムカー１−リッジに関りるものである。 （従来技術） 従来のかかる情報処理装置は、演算おにび制御＋を行な
う中央処理装置（以下ＣＰＬＪという）と、このＣＰＵ
の基本動作に必要２７モニタープ［１グラムを記憶する
第１リードオンリメモリ（以Ｆ［ＯＭという）と、ＣＰ
ＬＪの動作に必要り情報を一時的に記憶するランダム
アクセスメ七り（以下ＲＡＭという）と、キースイッチ
く
いられる情報処理装置におけるブ１］グラムソースとし
てのロムカー１−リッジに関りるものである。 （従来技術） 従来のかかる情報処理装置は、演算おにび制御＋を行な
う中央処理装置（以下ＣＰＬＪという）と、このＣＰＵ
の基本動作に必要２７モニタープ［１グラムを記憶する
第１リードオンリメモリ（以Ｆ［ＯＭという）と、ＣＰ
ＬＪの動作に必要り情報を一時的に記憶するランダム
アクセスメ七り（以下ＲＡＭという）と、キースイッチ
く
【どを右する入力装置と、処理情報や入力情報などを
表示ＩＪるカソードレイチューブ（以−ＦＣＲＴという
）とを有する。 また、この装置には、プログラムソースとして上記ＣＰ
Ｕに接続自在で、ゲーム情報あるいは教育用情報として
の、いわゆるアプリケ−シコンプログラムが記憶された
第２ＲＯＭを有するロムカートリッジが備えられている
。 ところで、この装置におけるＲＡＭ４ま、アプリケーシ
ョンプログラムの実（−１過程にお（〕る情報を一時的
に記憶し、イの情報が装置の電源オフ時に消去されイ↑
いように電池でバックアップされているのが一般的であ
る。しかし、電源オフ期間が長時間にわたると、電池は
放電しきってしまい、ＲＡＭには１１作電圧が与えられ
なくなって、情報が消去されてしまうことになる。これ
により、たとえばト配教台用あるいはゲーム情報を用い
て先日勉強し、後［］再びこの教育用あるいはゲーム情
報を用いて先日の続きを勉強し、あるいはプレイする場
合、＠置の電源をオンすると初期設定され、最初の内容
が表示される。したがって、かかる装置ぐは前回の終了
時肖の表示内容は消去され、使用者が前回はどこまで勉
強したのか、あるいは何点とったかが判らなくなったり
、または前回の内容を表示するまでに良い時間を必要と
するといった問題を有していた。 なお、プロゲラｌいソースとしてフロッピーディスクを
用いれば電源オフ後も前回の内容を記憶保持し、希望Ｊ
る情報を知り間で）Ａみ出Ｊことがて・きるが、このフ
１］ツビーディスタを用いＩζ場合１１ディスクを駆ｅ
ｉ＼せる機構が必要となり、装置全体の構造が複雑かつ
高価になる問題点を右する。 （発明の目的） 本発明は、１紀従来の問題点に鑑みてなされｊ、：もの
で、フロッピーディスクｔ【どを用いることなく構成筒
中にして、電源をオフしても子のＡフ閃点の内容がその
まま記憶保持されることにより使用者が前回までの履歴
を′ｆＶ易に確認Ｊることができ、情報処理の能率向上
の可能な情報処理装置におけるロムカー１〜リツジを提
供Ｊることを目的とする。 （発明の構成） 本発明は、所定の演梼おＪ、び制御を行なう中央処理装
置（ＣＰ ＬＪ ）と、この中央処理装置の１を本動作
に必要な情報を予め配憶する第１リードＡンリメモリ（
ＲＯＭ）と、１−記中央処理装置のｌＪ＋ Ｉ／＋ｌに
必要な情報を一時的に記憶でるランダムアク【！スメモ
リ（ＲＡＭ）とからなる情報処理装置におけろプ１］グ
ラムソー又としてのゲーム情報あるいは教育用情報が予
め記憶された第２リードＡンリメモリを右し、１−記中
央処理装両に接続自在なロムカートリッジにおいて、上
記中央処理装置の処理情報を南き込み、読みｍ１ことが
できるとともに、消去＜ｇ Ｑによりこの出き込み情報
を消去することができる記憶素子（ＥＥＰＲＯＭ）を上
記第２リードＡンリメモリに並設したものである。 この構成により、ＣＰ ＬＪは第２ＲＯＭからゲーム情
報あるいは教育用情報を読み出し、ＥＦＰＲＯＭでなる
記憶素子にこの情報を占き込み、また、この肖き込まれ
た情報を読み出す。そして記憶素子に出ぎ込まれた情報
は、消去信号が与えられない限り配憶保持されるもので
ある。 （実施例） 第１図において、情報処理装置の本体部は、処理に必要
な情報などを入力するための複数のキースイップなどを
有する入力装＠１と、この入力装置１からの出力を入力
し、所定の演算および制御を行なうＣＰ ｔＪ ２と、
このＣＰ ＬＪ ２の基本動作に必要な情報であるモー
タープ１１グラムを予め配憶するマスクＲＯＭなどの第
ｌＲＯＭ３．’二、ＣＩ） ＬＪ２の動作に必要な情報
を−１，〜的にに１憶りるＲＡ Ｍ４とを備える。また
かかる情報処理装置Ｎの本体部は、ＣＰＬＪ２により制
御されるＣＲＴＴＩント［１−ラ５の出力により入力１
ｈｉｘｉからの人力情報や０ＰＵ２の処理内容（ゲーム
情報あるいは教育用情報）を表示するＣｆ１Ｔ６とを備
える。 さらに、この情報処理装置に（ま、ブ［１グラムソース
として本体部のＣＰ ｊＪ ２の入出力端子に接続自在
な第２ＲＯＭ７とＥＦＰＲＯＩＶ！８どを右Ｊるロムカ
ートリッジ９を備える。上記第２ＲＯＭ７は、ゲーム情
報あるいは教育用情報を予め配憶したマスクＲＯＭであ
り、またト配Ｅ Ｅ Ｐ ＲＯＭ ８は上記第２ＲＯＭ
７に並設され、１配ｃ ｐ ｔ、＋ ２の処理情報を入
力装置１の操作１．ｒどによりＣＰＵ ２を所定動作さ
せ、ＣＰ ｔＪ ２の処理情報を内き込み、またこの崗
き込み情報を読み出すことができるとともに、第ｌＲＯ
Ｍ３に予め記憶された情報消去用プログラムを実行させ
ることにより発生する消入信１１にＪ、つ″ＣＩ記ｄ１
き込まれた情報を消去できる、いわゆる電気的消去可能
な記憶素子である。 次に、この’Ｉ＝ｒ１４の全体的な動作を説明する。こ
こで、１］ムノＪ−ｔ〜リッジ９の第２ＲＯＭ７には、
ゲーム情報が２憶されているとして説明する。まず、こ
の装置に電源を投入して、ＣＰＵ２を動作スタートさせ
るど、ＣＲＴ６にはテレビゲームの内容が表示され、入
力装置１のキースイッチを操作することにより、ゲーム
をプレイすることができる。入力装Ｎ１からはパスライ
ンｅ１を介してＣＰ Ｕ ２に命令を与えるとともに、
ＣＰＵ２からはｔ、＋＋Ｗパスラインｅ２を介して入力
装置１に制御信号がちえられている。ＣＰ ｊＪ ２は
、入力装置１からの命令に応答して、第ｌＲＯＭ３の情
報あるいは第２ＲＯＭ７の情報を読み出すため、アドレ
スバスｅ２を介してアドレス信号を第ｌＲＯＭ３あるい
は第２ＲＯＭ７に与え、このアドレスの内容をデータバ
スｅ３を介して受ける。なお、第ｌＲＯＭ３と第２ＲＯ
Ｍ７との動作選択は、制御バスｅ４を介して与えられる
ＣＰＵ２からの制御信号によりなされる。 さらにＣＰ Ｕ ２は、演ｎや制御に必要な情報を一時
的にＲＡＭ４に記憶さ０るＩこめに、アドレスバスｅ２
を介してアドレス伝シシを、データバスｅ３を介してデ
ータ信号を、制御バスｅ４を介してＲＡＭ４を指定する
ための制御信号をＲＡＭ／ｌに与え、ＲＡＭ４に情報を
崗き込んだり、あるいは情報を読み出しｌこりする。 このような、Ｃ１）１ノ２の処理により、ＣＲＴ ］ン
トローラ５にはゲーム情報を表示さける１、：めの画像
信号が作成され、この画像信号はＣＲＴ ６で映像化さ
れる。 なお、第２ＲＯＭ７に教育用情報がＦｌｉ！憶されてい
る場合も同様な処理がなされ、ＣＲＴ ６には教育用情
報が映像化される。 第２図は、この装置の本体部のＣＰ ｔＪ ２とロムカ
ートリッジ９の第２ ＲＯＭ ７とＩ’ ［ＰＲＯＭ
Ｂとを接続する制御回路部を示１゜この１ｂｌｌ Ｉ１
１回路部を説明すると、ＣＰＵ ２のアドレス端子Ａ４
〜Ａ１５およびメモリリクＴスト端了Ｍ Ｒｒ−Ｑはゲ
−１・１００入力端子に接続されている。このゲート１
０は、アドレス端子Ａ５〜△１３．Ａ１５からハイ信号
、アドレス端子Ａ４．Ａ１４およびメモリリフ１ス１〜
端子ＭＲＥＱからロー信号が同時に出力されたときハイ
信号を出力し、それ以外のときはロー信号を出力するも
のである。チップセレクト信号作成回路２ａは、ＣＰＵ
２からの所定のアドレス信号によりチップセレクト信号
を発生するものである。 ゲート１１は、チップセレクト信号作成回路２ａからの
チップセレクト信号がローでかつゲート１０からの信号
がローであるときロー信号を出力し、それ以外のときは
ハイ信号を出力するものである。ゲート１２は、ゲート
１０からハイ信号、ＣＰ ｊＪ ２のアドレス端子ＡＯ
からロー信号が同時に出力されたときハイ信号を出力し
、それ以外のときはロー信号を出力するものである。ゲ
ート１３は、ゲート１０からハイ信号、ＣＰＵ２のアド
レス端子ＡＯからハイ信号、ＣＰＵ２のライト端子ＷＲ
から１−信号が同時に出力されたときハイ信号を出力し
、それ以外のときは目−信号を出りするものである。 第２ＲＯＭ７は、ゲート１１からの「１−イハ号がこの
チップセレクＩ・端子Ｏ８に与えられたとき読み出し動
作可能状態とくＴる。この第２ＲＯＭ７のアドレス端子
ＡＯ〜△１５およびデータ端子［）０〜Ｄ７は、図示し
ないがＣＰＵ２のアドレス端子ＡＯ−Ａ１５およびデー
タ端子ＤＯ〜Ｏ７にそれぞれ接続されている。 Ｄフリップフロップ１４は、ゲー１〜１３の出力をこの
クロック端子Ｃ１，、Ｋで受ｉ−Ｊ、この出力をデータ
ラッチ用のクロック信￥１としている。このＤフリップ
７０ツブ１４は、ＣＰｔＪ ２のデータ端子Ｄ２．ＤＩ
、ｒ）０からのデータ信号をそれぞれ受け、ト記クロッ
ク信号に応答して所定の動作をｆ−ｉない、各出力端子
Ｑ１．Ｑ２．Ｑ３からＥＦＰＲＯＭＢのチップセレクト
信号Ｏ８にチップセレクト信号、クロック端子ＣＬ Ｋ
にりｎツク信号、データ入力端子Ｏ１ｎにデータ信号を
与える。「［ＰＲＯＭ８は、ト記各信号により後述１６
所定の動作を行ない、このデータ出力端子［）ｏｕｔか
らデータ信号を出力する。バッファゲート１５は、この
データ信号を受１１１ゲー１−１２からハイ信■］が出
力されたときのみデータ信号を出力し、ＣＰｊＪ ２の
データ端子［）０およびＤフリップ７０ツブ１４のデー
タ入力端子りに与える。 また、第２ＲＯＭ７は、ＣＰ ＬＪ ２のメモリリクエ
スト端子Ｍ ＲＦ Ｑから出力されたメモリリクエスト
信号とアドレス端子Ａ４〜△１５によるアドレス信号と
ＣＰ Ｌｌ ２のアドレス信号に基づいて作成されたチ
ップセレクト信号とにより、リードモードに入り、所定
のデータがＣＰ Ｕ ２に読み出されるようになってい
る。 第３図は上記ＦＦＰＲＯＭＢのライト動作およびリード
動作のタイジングチ１シートを示し、以下、これら動作
を第２図、第３図により説明する。 ＣＰ ｊＪ ２は、ＥＥＰＲＯＭＯのクロック端子ＣＩ
Ｋに、Ｄフリップフロップ１４のクロック端子ＣＩＫ
に与えられたト記クロック信号でラッチングがなされた
ＯＰ Ｕ ２のデータ端子Ｄ１からのデ−９信号に基づ
いて構成されＩこｆｆ１３図（ａ）に示ηクロック仁月
Ｐ１を与λる。次に１−１−］】ＰＲＯＭのチップ［レ
フＩ・端子Ｃ８にはり一ド＊）＋ｎあるいはライト動作
を１１（１うことがでさるＪ、うに第３図（ｂ）に示寸
ハイのチップセレクト信ｆｊ Ｐ２がＤフリップフロッ
プ１４の出力端子０１から与えられる。これにより、Ｅ
［ＰＲＯＭＢは動作可能状態に入り、第３図（Ｃ）に示
寸うイト上−ド信号Ｐ３がＥＥＰＲＯＭＢの入力端子Ｄ
ｉｎにりえらｔＬルとライトモードと、さらに第３図（
Ｃ）に示１ようなアドレス信号Ｐ４がこの入力端子Ｄｉ
ｎに人力されることにより、このアト１ノス信月［）／
ｌで指定されたアドレスにデータ（７ｎ ｒ）５が出き
込まれる。 次に、第３図（ｄ）に示１リード［−ド信号［）６がＥ
ＥＰＲＯＭＢの入力端子Ｄｉｎにｈえられると、リード
モードとなる。上記ライトモード時に書き込まれたデー
タ化＠Ｐ５をＦＦＰＲＯＭ８から読み出すために、ＣＰ
ＬＪ ３は［［丁ＰＲＯＭ８のデータ入力端子１’）ｉ
ｎにアドレス１８号Ｐ４をりえる。これにより、第３図
（ｅ）に示すデータ信号Ｐ５がＦＦＰＲＯＭ８から読み
出され、そのデータ出力端子１１０ ＬＪ ｔに出力さ
れる。なお、このデータ信号Ｐ５がリードされるタイミ
ングは、第３図（ｆ）に示ｉ ＣＰ ＩＪ ２側のリー
ドタイミング信号Ｐ７に基づく。 このにうな処即により、ＦＦＰＲＯＭ８はライト動作お
よびリード動作を行１−．う。したがって、このような
ＥＦＰＲＯＭＢを用いることにより、たとえばテレビゲ
ームあるいは教育用のプログラムを途中で停止１−させ
、この停止時点の内容をＥＥＰＲＯＭＢに記憶させるこ
とができるので装置の電源をオフしても、電源１７時の
内容がそのまま記憶保持され、再び装置の電源をオンす
れば前回の内容から始まることになる。 なお、ト記ライト動作は、装置の電源をオフする前に入
力装置１の操作によりｈなう。その後、再び装置の電源
をオンづると電源オフ時点の前回の内容が表示される。 また、ＥＥＰＲＯＭＢは、このデータ入力端子Ｄｉｎに
入力される消去信号により、各アドレスに記憶されたデ
ータが消去されるＪ、うにイ１っている。この消去信号
は、第ｌＲＯＭ３に予め記憶された消去用プログラムを
実行させることにＪ、り得られる。なお、この消去用ブ
［］グラｌいト１、入力装置１の操作により実行され、
あるいは１−ＦＰＲＯＭ８の記憶量が所定間になったと
き、自動的にハードウェアあるいはソフトウＩアにより
実行されるように構成しておけばにい。 （発明の効果） 以上のように本発明によれば、ＣＰ ｊＪに接続自在な
プログラムソースとしてのロムカー］ヘリッジのリード
オンリーメモリに並列的に、ＣＰＩＪのす１即動作中の
情報などを肉き込み、読みｍ１ことができ、かつ、消去
信号により記憶情報を消去Ｍることができる記憶素子を
設けたことにより、電源オフ後も電源オフ時点の内容を
記憶保持することができる。したがって、再び電源をオ
ン−４６と、前回の内容に対するプログラムからスター
ト４ることができ、教育用情報あるいはゲーム情報にお
いて使用者は前回までの膿歴を容易に確認することがぐ
き、かつ処理時間の短縮化を図ることができる。
表示ＩＪるカソードレイチューブ（以−ＦＣＲＴという
）とを有する。 また、この装置には、プログラムソースとして上記ＣＰ
Ｕに接続自在で、ゲーム情報あるいは教育用情報として
の、いわゆるアプリケ−シコンプログラムが記憶された
第２ＲＯＭを有するロムカートリッジが備えられている
。 ところで、この装置におけるＲＡＭ４ま、アプリケーシ
ョンプログラムの実（−１過程にお（〕る情報を一時的
に記憶し、イの情報が装置の電源オフ時に消去されイ↑
いように電池でバックアップされているのが一般的であ
る。しかし、電源オフ期間が長時間にわたると、電池は
放電しきってしまい、ＲＡＭには１１作電圧が与えられ
なくなって、情報が消去されてしまうことになる。これ
により、たとえばト配教台用あるいはゲーム情報を用い
て先日勉強し、後［］再びこの教育用あるいはゲーム情
報を用いて先日の続きを勉強し、あるいはプレイする場
合、＠置の電源をオンすると初期設定され、最初の内容
が表示される。したがって、かかる装置ぐは前回の終了
時肖の表示内容は消去され、使用者が前回はどこまで勉
強したのか、あるいは何点とったかが判らなくなったり
、または前回の内容を表示するまでに良い時間を必要と
するといった問題を有していた。 なお、プロゲラｌいソースとしてフロッピーディスクを
用いれば電源オフ後も前回の内容を記憶保持し、希望Ｊ
る情報を知り間で）Ａみ出Ｊことがて・きるが、このフ
１］ツビーディスタを用いＩζ場合１１ディスクを駆ｅ
ｉ＼せる機構が必要となり、装置全体の構造が複雑かつ
高価になる問題点を右する。 （発明の目的） 本発明は、１紀従来の問題点に鑑みてなされｊ、：もの
で、フロッピーディスクｔ【どを用いることなく構成筒
中にして、電源をオフしても子のＡフ閃点の内容がその
まま記憶保持されることにより使用者が前回までの履歴
を′ｆＶ易に確認Ｊることができ、情報処理の能率向上
の可能な情報処理装置におけるロムカー１〜リツジを提
供Ｊることを目的とする。 （発明の構成） 本発明は、所定の演梼おＪ、び制御を行なう中央処理装
置（ＣＰ ＬＪ ）と、この中央処理装置の１を本動作
に必要な情報を予め配憶する第１リードＡンリメモリ（
ＲＯＭ）と、１−記中央処理装置のｌＪ＋ Ｉ／＋ｌに
必要な情報を一時的に記憶でるランダムアク【！スメモ
リ（ＲＡＭ）とからなる情報処理装置におけろプ１］グ
ラムソー又としてのゲーム情報あるいは教育用情報が予
め記憶された第２リードＡンリメモリを右し、１−記中
央処理装両に接続自在なロムカートリッジにおいて、上
記中央処理装置の処理情報を南き込み、読みｍ１ことが
できるとともに、消去＜ｇ Ｑによりこの出き込み情報
を消去することができる記憶素子（ＥＥＰＲＯＭ）を上
記第２リードＡンリメモリに並設したものである。 この構成により、ＣＰ ＬＪは第２ＲＯＭからゲーム情
報あるいは教育用情報を読み出し、ＥＦＰＲＯＭでなる
記憶素子にこの情報を占き込み、また、この肖き込まれ
た情報を読み出す。そして記憶素子に出ぎ込まれた情報
は、消去信号が与えられない限り配憶保持されるもので
ある。 （実施例） 第１図において、情報処理装置の本体部は、処理に必要
な情報などを入力するための複数のキースイップなどを
有する入力装＠１と、この入力装置１からの出力を入力
し、所定の演算および制御を行なうＣＰ ｔＪ ２と、
このＣＰ ＬＪ ２の基本動作に必要な情報であるモー
タープ１１グラムを予め配憶するマスクＲＯＭなどの第
ｌＲＯＭ３．’二、ＣＩ） ＬＪ２の動作に必要な情報
を−１，〜的にに１憶りるＲＡ Ｍ４とを備える。また
かかる情報処理装置Ｎの本体部は、ＣＰＬＪ２により制
御されるＣＲＴＴＩント［１−ラ５の出力により入力１
ｈｉｘｉからの人力情報や０ＰＵ２の処理内容（ゲーム
情報あるいは教育用情報）を表示するＣｆ１Ｔ６とを備
える。 さらに、この情報処理装置に（ま、ブ［１グラムソース
として本体部のＣＰ ｊＪ ２の入出力端子に接続自在
な第２ＲＯＭ７とＥＦＰＲＯＩＶ！８どを右Ｊるロムカ
ートリッジ９を備える。上記第２ＲＯＭ７は、ゲーム情
報あるいは教育用情報を予め配憶したマスクＲＯＭであ
り、またト配Ｅ Ｅ Ｐ ＲＯＭ ８は上記第２ＲＯＭ
７に並設され、１配ｃ ｐ ｔ、＋ ２の処理情報を入
力装置１の操作１．ｒどによりＣＰＵ ２を所定動作さ
せ、ＣＰ ｔＪ ２の処理情報を内き込み、またこの崗
き込み情報を読み出すことができるとともに、第ｌＲＯ
Ｍ３に予め記憶された情報消去用プログラムを実行させ
ることにより発生する消入信１１にＪ、つ″ＣＩ記ｄ１
き込まれた情報を消去できる、いわゆる電気的消去可能
な記憶素子である。 次に、この’Ｉ＝ｒ１４の全体的な動作を説明する。こ
こで、１］ムノＪ−ｔ〜リッジ９の第２ＲＯＭ７には、
ゲーム情報が２憶されているとして説明する。まず、こ
の装置に電源を投入して、ＣＰＵ２を動作スタートさせ
るど、ＣＲＴ６にはテレビゲームの内容が表示され、入
力装置１のキースイッチを操作することにより、ゲーム
をプレイすることができる。入力装Ｎ１からはパスライ
ンｅ１を介してＣＰ Ｕ ２に命令を与えるとともに、
ＣＰＵ２からはｔ、＋＋Ｗパスラインｅ２を介して入力
装置１に制御信号がちえられている。ＣＰ ｊＪ ２は
、入力装置１からの命令に応答して、第ｌＲＯＭ３の情
報あるいは第２ＲＯＭ７の情報を読み出すため、アドレ
スバスｅ２を介してアドレス信号を第ｌＲＯＭ３あるい
は第２ＲＯＭ７に与え、このアドレスの内容をデータバ
スｅ３を介して受ける。なお、第ｌＲＯＭ３と第２ＲＯ
Ｍ７との動作選択は、制御バスｅ４を介して与えられる
ＣＰＵ２からの制御信号によりなされる。 さらにＣＰ Ｕ ２は、演ｎや制御に必要な情報を一時
的にＲＡＭ４に記憶さ０るＩこめに、アドレスバスｅ２
を介してアドレス伝シシを、データバスｅ３を介してデ
ータ信号を、制御バスｅ４を介してＲＡＭ４を指定する
ための制御信号をＲＡＭ／ｌに与え、ＲＡＭ４に情報を
崗き込んだり、あるいは情報を読み出しｌこりする。 このような、Ｃ１）１ノ２の処理により、ＣＲＴ ］ン
トローラ５にはゲーム情報を表示さける１、：めの画像
信号が作成され、この画像信号はＣＲＴ ６で映像化さ
れる。 なお、第２ＲＯＭ７に教育用情報がＦｌｉ！憶されてい
る場合も同様な処理がなされ、ＣＲＴ ６には教育用情
報が映像化される。 第２図は、この装置の本体部のＣＰ ｔＪ ２とロムカ
ートリッジ９の第２ ＲＯＭ ７とＩ’ ［ＰＲＯＭ
Ｂとを接続する制御回路部を示１゜この１ｂｌｌ Ｉ１
１回路部を説明すると、ＣＰＵ ２のアドレス端子Ａ４
〜Ａ１５およびメモリリクＴスト端了Ｍ Ｒｒ−Ｑはゲ
−１・１００入力端子に接続されている。このゲート１
０は、アドレス端子Ａ５〜△１３．Ａ１５からハイ信号
、アドレス端子Ａ４．Ａ１４およびメモリリフ１ス１〜
端子ＭＲＥＱからロー信号が同時に出力されたときハイ
信号を出力し、それ以外のときはロー信号を出力するも
のである。チップセレクト信号作成回路２ａは、ＣＰＵ
２からの所定のアドレス信号によりチップセレクト信号
を発生するものである。 ゲート１１は、チップセレクト信号作成回路２ａからの
チップセレクト信号がローでかつゲート１０からの信号
がローであるときロー信号を出力し、それ以外のときは
ハイ信号を出力するものである。ゲート１２は、ゲート
１０からハイ信号、ＣＰ ｊＪ ２のアドレス端子ＡＯ
からロー信号が同時に出力されたときハイ信号を出力し
、それ以外のときはロー信号を出力するものである。ゲ
ート１３は、ゲート１０からハイ信号、ＣＰＵ２のアド
レス端子ＡＯからハイ信号、ＣＰＵ２のライト端子ＷＲ
から１−信号が同時に出力されたときハイ信号を出力し
、それ以外のときは目−信号を出りするものである。 第２ＲＯＭ７は、ゲート１１からの「１−イハ号がこの
チップセレクＩ・端子Ｏ８に与えられたとき読み出し動
作可能状態とくＴる。この第２ＲＯＭ７のアドレス端子
ＡＯ〜△１５およびデータ端子［）０〜Ｄ７は、図示し
ないがＣＰＵ２のアドレス端子ＡＯ−Ａ１５およびデー
タ端子ＤＯ〜Ｏ７にそれぞれ接続されている。 Ｄフリップフロップ１４は、ゲー１〜１３の出力をこの
クロック端子Ｃ１，、Ｋで受ｉ−Ｊ、この出力をデータ
ラッチ用のクロック信￥１としている。このＤフリップ
７０ツブ１４は、ＣＰｔＪ ２のデータ端子Ｄ２．ＤＩ
、ｒ）０からのデータ信号をそれぞれ受け、ト記クロッ
ク信号に応答して所定の動作をｆ−ｉない、各出力端子
Ｑ１．Ｑ２．Ｑ３からＥＦＰＲＯＭＢのチップセレクト
信号Ｏ８にチップセレクト信号、クロック端子ＣＬ Ｋ
にりｎツク信号、データ入力端子Ｏ１ｎにデータ信号を
与える。「［ＰＲＯＭ８は、ト記各信号により後述１６
所定の動作を行ない、このデータ出力端子［）ｏｕｔか
らデータ信号を出力する。バッファゲート１５は、この
データ信号を受１１１ゲー１−１２からハイ信■］が出
力されたときのみデータ信号を出力し、ＣＰｊＪ ２の
データ端子［）０およびＤフリップ７０ツブ１４のデー
タ入力端子りに与える。 また、第２ＲＯＭ７は、ＣＰ ＬＪ ２のメモリリクエ
スト端子Ｍ ＲＦ Ｑから出力されたメモリリクエスト
信号とアドレス端子Ａ４〜△１５によるアドレス信号と
ＣＰ Ｌｌ ２のアドレス信号に基づいて作成されたチ
ップセレクト信号とにより、リードモードに入り、所定
のデータがＣＰ Ｕ ２に読み出されるようになってい
る。 第３図は上記ＦＦＰＲＯＭＢのライト動作およびリード
動作のタイジングチ１シートを示し、以下、これら動作
を第２図、第３図により説明する。 ＣＰ ｊＪ ２は、ＥＥＰＲＯＭＯのクロック端子ＣＩ
Ｋに、Ｄフリップフロップ１４のクロック端子ＣＩＫ
に与えられたト記クロック信号でラッチングがなされた
ＯＰ Ｕ ２のデータ端子Ｄ１からのデ−９信号に基づ
いて構成されＩこｆｆ１３図（ａ）に示ηクロック仁月
Ｐ１を与λる。次に１−１−］】ＰＲＯＭのチップ［レ
フＩ・端子Ｃ８にはり一ド＊）＋ｎあるいはライト動作
を１１（１うことがでさるＪ、うに第３図（ｂ）に示寸
ハイのチップセレクト信ｆｊ Ｐ２がＤフリップフロッ
プ１４の出力端子０１から与えられる。これにより、Ｅ
［ＰＲＯＭＢは動作可能状態に入り、第３図（Ｃ）に示
寸うイト上−ド信号Ｐ３がＥＥＰＲＯＭＢの入力端子Ｄ
ｉｎにりえらｔＬルとライトモードと、さらに第３図（
Ｃ）に示１ようなアドレス信号Ｐ４がこの入力端子Ｄｉ
ｎに人力されることにより、このアト１ノス信月［）／
ｌで指定されたアドレスにデータ（７ｎ ｒ）５が出き
込まれる。 次に、第３図（ｄ）に示１リード［−ド信号［）６がＥ
ＥＰＲＯＭＢの入力端子Ｄｉｎにｈえられると、リード
モードとなる。上記ライトモード時に書き込まれたデー
タ化＠Ｐ５をＦＦＰＲＯＭ８から読み出すために、ＣＰ
ＬＪ ３は［［丁ＰＲＯＭ８のデータ入力端子１’）ｉ
ｎにアドレス１８号Ｐ４をりえる。これにより、第３図
（ｅ）に示すデータ信号Ｐ５がＦＦＰＲＯＭ８から読み
出され、そのデータ出力端子１１０ ＬＪ ｔに出力さ
れる。なお、このデータ信号Ｐ５がリードされるタイミ
ングは、第３図（ｆ）に示ｉ ＣＰ ＩＪ ２側のリー
ドタイミング信号Ｐ７に基づく。 このにうな処即により、ＦＦＰＲＯＭ８はライト動作お
よびリード動作を行１−．う。したがって、このような
ＥＦＰＲＯＭＢを用いることにより、たとえばテレビゲ
ームあるいは教育用のプログラムを途中で停止１−させ
、この停止時点の内容をＥＥＰＲＯＭＢに記憶させるこ
とができるので装置の電源をオフしても、電源１７時の
内容がそのまま記憶保持され、再び装置の電源をオンす
れば前回の内容から始まることになる。 なお、ト記ライト動作は、装置の電源をオフする前に入
力装置１の操作によりｈなう。その後、再び装置の電源
をオンづると電源オフ時点の前回の内容が表示される。 また、ＥＥＰＲＯＭＢは、このデータ入力端子Ｄｉｎに
入力される消去信号により、各アドレスに記憶されたデ
ータが消去されるＪ、うにイ１っている。この消去信号
は、第ｌＲＯＭ３に予め記憶された消去用プログラムを
実行させることにＪ、り得られる。なお、この消去用ブ
［］グラｌいト１、入力装置１の操作により実行され、
あるいは１−ＦＰＲＯＭ８の記憶量が所定間になったと
き、自動的にハードウェアあるいはソフトウＩアにより
実行されるように構成しておけばにい。 （発明の効果） 以上のように本発明によれば、ＣＰ ｊＪに接続自在な
プログラムソースとしてのロムカー］ヘリッジのリード
オンリーメモリに並列的に、ＣＰＩＪのす１即動作中の
情報などを肉き込み、読みｍ１ことができ、かつ、消去
信号により記憶情報を消去Ｍることができる記憶素子を
設けたことにより、電源オフ後も電源オフ時点の内容を
記憶保持することができる。したがって、再び電源をオ
ン−４６と、前回の内容に対するプログラムからスター
ト４ることができ、教育用情報あるいはゲーム情報にお
いて使用者は前回までの膿歴を容易に確認することがぐ
き、かつ処理時間の短縮化を図ることができる。
第１図は本発明の一実施例に係る情報処理装置のブ【１
ツク図、第２図は１Ｆｌ［！装置にお番」るＣＰＵと［
１１１カートリツジにおける第２ＲＯＭ、ＥＥＰＲＯＭ
とを接続覆る制御回路部の論理回路図、第３図はト記Ｉ
ＥＥＰＲＯＭの動作を説明するための全イミングチ１１
−トである。 ２・・・ＣＰＩＪ、３・・・第ｌＲＯＭ、４・・・ＲＡ
Ｍ、７・・・第２ＲＯＭ、８・・・ＥＥＰＲＯＭ（記憶
素子）、９・・・ロムカー１〜リツジ。
ツク図、第２図は１Ｆｌ［！装置にお番」るＣＰＵと［
１１１カートリツジにおける第２ＲＯＭ、ＥＥＰＲＯＭ
とを接続覆る制御回路部の論理回路図、第３図はト記Ｉ
ＥＥＰＲＯＭの動作を説明するための全イミングチ１１
−トである。 ２・・・ＣＰＩＪ、３・・・第ｌＲＯＭ、４・・・ＲＡ
Ｍ、７・・・第２ＲＯＭ、８・・・ＥＥＰＲＯＭ（記憶
素子）、９・・・ロムカー１〜リツジ。
Claims (1)
- １、所定の演算および制御を行なう中央処理装置（ＣＰ
Ｕ）と、この中央処理装置の基本動作に必要な情報を予
め記憶する第１リードオンリメモリ（ＲＯＭ）と、上記
中央処理装置の動作に必要な情報を一時的に記憶するラ
ンダムアクセスメモリ（ＲＡＭ）とからなる情報処理装
置におけるプログラムソースとしてのゲーム情報あるい
は教育用情報が予め記憶された第２リードオンリメモリ
を有し、上記中央処理装置に接続自在なロムカートリッ
ジにおいて、上記中央処理装置の処理情報を書き込み、
読み出すことができるとともに、消去信号によりこの書
き込み情報を消去することができる記憶素子（ＥＥＰＲ
ＯＭ）を上記第２リードオンリメモリに並設したことを
特徴とする情報処理装置におけるロムカートリッジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214278A JPH0665356B2 (ja) | 1985-09-26 | 1985-09-26 | 情報処理装置におけるロムカートリッジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214278A JPH0665356B2 (ja) | 1985-09-26 | 1985-09-26 | 情報処理装置におけるロムカートリッジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272383A true JPS6272383A (ja) | 1987-04-02 |
| JPH0665356B2 JPH0665356B2 (ja) | 1994-08-24 |
Family
ID=16653082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214278A Expired - Lifetime JPH0665356B2 (ja) | 1985-09-26 | 1985-09-26 | 情報処理装置におけるロムカートリッジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0665356B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220590U (ja) * | 1988-07-28 | 1990-02-09 | ||
| WO2010109560A1 (ja) * | 2009-03-23 | 2010-09-30 | 株式会社日立製作所 | 半導体メモリ、当該半導体メモリと結合されるコンピュータマシン、及び、そのデータ処理方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59192384A (ja) * | 1983-04-14 | 1984-10-31 | シャープ株式会社 | ビデオゲ−ム装置 |
-
1985
- 1985-09-26 JP JP60214278A patent/JPH0665356B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59192384A (ja) * | 1983-04-14 | 1984-10-31 | シャープ株式会社 | ビデオゲ−ム装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0220590U (ja) * | 1988-07-28 | 1990-02-09 | ||
| WO2010109560A1 (ja) * | 2009-03-23 | 2010-09-30 | 株式会社日立製作所 | 半導体メモリ、当該半導体メモリと結合されるコンピュータマシン、及び、そのデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0665356B2 (ja) | 1994-08-24 |
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Legal Events
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