JPH0665356B2 - 情報処理装置におけるロムカートリッジ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、例えばテレビゲームあるいは教育用教材の処
理プログラムの情報が予め記憶されたリードオンリーメ
モリと読書可能なリードオンリーメモリとを内蔵する着
脱自在のロムカートリッジを装置本体に装着して、前記
テレビゲームあるいは教育用教材による学習等を行うこ
とのできる情報処理装置におけるロムカートリッジに関
するものである。

（従来技術） 従来のかかる情報処理装置は、演算及び制御を行なう中
央処理装置（以下CPUという）と、このCPUの基本動作に
必要なモニタープログラムを記憶するリードオンリーメ
モリ（以下ROMという）と、CPUの動作に必要な情報を一
時的に記憶するランダムアクセスメモリ（以下RAMとい
う）と、キースイッチなどを有する入力装置と、処理情
報や入力情報などを表示するカソードレイチューブ（以
下CRTという）とを有している。また、この装置には、
プログラムソースとして上記CPUに着脱自在で、ゲーム
情報あるいは教育用情報としての、いわゆるアプリケー
ションプログラムが記憶されたROMを有するロムカート
リッジが備えられている。

ところで、この装置におけるRAMは、アプリケーション
プログラムの実行過程における情報を一時的に記憶し、
その情報が装置の電源オフ時に消去されないように電池
でバックアップされているのが一般的である。しかし、
電源オフ期間が長時間にわたると、電池は放電し切って
しまい、RAMには動作電圧が与えられなくなって、情報
が消去されてしまうことになる。これにより、例えば上
記教育用あるいはゲーム情報を用いて先日勉強し、後日
再びこの教育用あるいはゲーム情報を用いて先日の続き
を勉強し、あるいはプレイする場合、装置の電源をオン
すると、教育用あるいはゲーム情報は初期設定され、CR
T上には最初の内容が表示される。従って、かかる装置
では前回の終了時点の表示内容は消去され、使用者が前
回はどこまで勉強したのか、あるいは何点取ったかが分
らなくなったり、または前回の内容を表示するまでに長
い時間を必要とするといった問題を有していた。

そこで、上記課題を解決するものとして、例えばゲーム
の得点や得点保有者等を記憶する不揮発性メモリと処理
プログラムを記憶したROMとを内蔵ロムカートリッジを
装置本体に着脱自在に取り付けるようになし、多種類の
ゲームが使用可能なゲーム装置が提案されている（特開
昭59−192384号公報）。しかし、上記ゲーム装置におい
ては、不揮発メモリとROMとがそれぞれ独立した信号線
を介してCPUに接続されるため、ロムカートリッジの接
続部の入出力端子数が増加し、処理プログラム用ROMの
みを内蔵する従来のロムカートリッジを使用するゲーム
装置に接続できなくなる。

一方、処理プログラム用ROMとROMまたはRAMからなる
（追加）メモリとを共通のラインを介してCPUに接続し
たゲーム装置が提案されている（特開昭56−141584号公
報、特開昭59−112352号公報）。上記ゲーム装置におい
ては、ROMと（追加）メモリとが共通のラインを介してC
PUに接続されるため、従来のロムカートリッジを使用す
るゲーム装置に接続することができるが、ROMと（追
加）メモリとは並列接続され、（追加）メモリにはアド
レス信号とデータ信号とがパラレルで入出力されるよう
になされている。従って、上記メモリが増えるとメモリ
間の配線本数が増えることになり、特に形状の限られて
いるロムカートリッジでは内部への収納が困難になる。

（発明の目的） 本発明は、上記従来の問題点に鑑みてなされたもので、
ロムカートリッジ内のROMにパラレルで書込及び読出可
能であるとともにデータの入出力をシリアルで行うEEPR
OMの制御系を融合させて内蔵し、ロムカートリッジ内の
信頼性が高く、かつハード構成の簡単化できる情報処理
装置におけるロムカートリッジを提供することを目的と
する。

（発明の構成） 本発明は、処理プログラムの情報が予め記憶された第１
の記憶手段と処理情報の書込及び読出可能な第２の記憶
手段とを並設して内蔵する着脱自在なロムカートリッジ
が装置本体に装着される情報処理装置において、前記第
１の記憶手段はパラレルでデータの出力を行い、前記第
２の記憶手段はシリアルで入出力されたデータの書込及
び読出をクロック信号に基づいて行うEEPROMで構成され
るとともに、上記第１の記憶手段をアクセスするアドレ
ス内の特定アドレスを用いて上記EEPROMへのデータの入
出力を行うアクセス制御手段と、上記特定アドレスがア
クセスされたときのみ上記クロック信号を出力するクロ
ック信号出力手段と、上記EEPROMへの入出力データと上
記クロック信号とのタイミングとを同期させる同期手段
とを備えたものである。

この構成により、カートリッジが装置本体に装着される
と、装置本体のCPUは第１の記憶手段から処理プログラ
ムの情報、例えばゲーム情報あるいは教育用情報をパラ
レルで読み出し、該処理プログラムに基づき処理を実行
する。また、CPUはゲームプログラムまたは教育用プロ
グラムを実行した際の処理情報に関するデータを第１の
記憶手段をアクセスするアドレス内の特定アドレスを用
い、この特定アドレスがアクセスされたときのみ出力さ
れるクロック信号とタイミングを同期させながらシリア
ルでEEPROMに書込、読出を行う。

（実施例） 第１図において、情報処理装置の本体部は、処理に必要
な情報などを入力するための複数のキースイッチなどを
有する入力装置１と、この入力装置１からの入力信号に
基づいて所定の演算及び制御を行なうCPU2と、このCPU2
の基本動作に必要な情報であるモニタープログラムを予
め記憶されたマスクROM等のROM3と、CPU2の動作に必要
な情報を一時的に記憶するRAM4とを備える。また、かか
る情報処理装置の本体部は、CPU2により制御されるCRT
コントローラ５の出力により入力装置１からの入力情報
やCPU2の処理内容（ゲーム情報あるいは教育用情報）を
表示するCRT6とを備えている。

更にこの情報処理装置には、プログラムソースとしてゲ
ーム情報あるいは教育用情報が予め記憶されている。例
えばマスクROMからなるROM7（第１の記憶手段）と該ROM
7に並設され、CPU2の処理情報を書き込み、また該書込
情報を読み出すことのできるEEPROM8（第２の記憶手
段）とを有するロムカートリッジ９を備えている。ま
た、該ロムカートリッジ９は、後述するように本体部に
設けられたCPU2の入出力端子に着脱自在に接続されるも
のである。前記EEPROM8は、いわゆる電気的消去可能な
記憶素子であり、該EEPROM8への処理情報の書込及び読
出動作は入力装置１の操作等によりCPU2を所定動作させ
て行うことができ、書込情報の消去は、ROM3に予め記憶
された情報消去用プログラム実行させることにより発生
する消去信号により行うことができる。

次に、この装置の全体的な動作を説明する。ここで、ロ
ムカートリッジ９のROM7には、ゲーム情報が記憶されて
いるとして説明する。まず、この装置に電源を投入し
て、CPU2を起動させると、CRT6にはテレビゲームの内容
が表示され、入力装置１のキースイッチを操作すること
によりゲームをプレイすることができる。入力装置１か
らはバスラインe1を介してCPU2に命令信号が入力される
とともに、CPU2からは制御バスラインe2を介して入力装
置１に制御信号が与えられている。CPU2は、入力装置１
からの命令信号に応答してROM3の情報あるいはROM7の情
報を読み出すためのアドレス信号をアドレスバスe3を介
してROM3あるいはROM7に出力し、このアドレスに対応す
るデータをデータバスe4を介して受け取る。なお、ROM3
とROM7との動作選択は、CPU2から制御バスe5を介して入
力される制御信号によりなされる。

更にCPU2は演算や制御に必要な情報を一時的にRAM4に記
憶し、又は記憶内容の変更を行う。すなわち、CPU2は、
RAM4に制御バスe5を介してRAM4を指定するための制御信
号を出力し、アドレスバスe3を介して記憶領域を指定す
るアドレス信号を出力し、データバスe4を介して記憶す
べきデータ信号を出力してRAM4に情報を書き込んだり、
あるいは情報を読み出したりする。

このようなCPU2の処理により、CRTコントローラにはゲ
ーム情報を表示させるための画像信号が作成され、この
画像信号はCRT6で映像化される。

なお、ROM7に教育用情報が記憶されている場合も同様な
処理がなされ、CRT6には教育用情報が映像化される。

上記のように情報処理装置に着脱自在に装着されるロム
カートリッジ内にソースプログラムを予め記憶したROM
と書込、読出及び消去可能なEEPROMとを内蔵したので、
電源オフ時点の上記プログラムを実行して得られた処理
情報を電源オフ後も記憶保持させることができる。従っ
て、再び電源をオンすると、前回の内容に対するプログ
ラムからスタートすることができ、教育用情報あるいは
ゲーム情報において使用者は前回までの履歴等を容易に
確認することができ、かつ処理時間の短縮化を図ること
ができる。

第２図は、この装置本体部のCPU2とロムカートリッジ９
のROM7とEEPROM8とを接続する制御回路部を示す。この
制御回路部を説明すると、CPU2のアドレス端子A4〜A15
及びメモリリクエスト端子MREQはゲート10の入力端子に
接続されている。このゲート10は、アドレス端子A5〜A1
3,A15からハイ信号、アドレス端子A4,A14及びメモリリ
クエスト端子MREQからロー信号が同時に出力されたとき
ハイ信号を出力し、それ以外のときはロー信号を出力す
るものである。すなわち、ゲート10からは、アドレスBF
EOH〜BFEFHがアクセスされるとともに、メモリリクエス
ト端子MREQからロー信号が出力されると、ハイ信号が出
力され、これ以外のときはロー信号が出力される。チッ
プセレクト信号作成回路2aは、CPU2からロムカートリッ
ジ９内のROM7及びEEPROM8をアクセスするために割り当
てられた所定のアドレスがアクセスされたときにローの
チップセレクト信号を発生するものである。なお、この
所定のアドレスの中には前記BFEOH〜BFEFHのアドレスが
含まれている。

ゲート11は、チップセレクト信号作成回路2aからのチッ
プセレクト信号がローで、かつゲート10からの信号がロ
ーであるときロー信号を出力し、それ以外のときはハイ
信号を出力するものである。従って、アクセスされたア
ドレスがBFEOH〜BFEFH以外で、ローレベルのメモリリク
エスト信号が出力されたときにゲート11からロー信号が
出力される。

ROM7は、ゲート11からのロー信号がこのチップセレクト
端子CSに入力されたとき読み出し動作可能状態となる。
従って、アドレスBFEOH〜BFEFHを除く前記所定のアドレ
スがアクセスされ、かつメモリリクエスト信号が出力さ
れたときのみROM7からデータ読み出しが可能となり、所
定のデータがCPU2に読み出される。なお、このROM7のア
ドレス端子A0〜A15及びデータ端子D0〜D7は、図示しな
いがアドレスバスe3及びデータバスe4を介してそれぞれ
CPU2のアドレス端子A0〜A15及びデータ端子D0〜D7に接
続されている。

ゲート12は、後述するバッファゲート15の動作を制御
し、EEPROM8からのデータの読み出しを制御する制御信
号を生成するゲートである。ゲート12は、ゲート10から
ハイ信号、CPU2のアドレス端子A0からロー信号が同時に
出力されたときハイ信号を出力し、それ以外のときはロ
ー信号を出力する。バッファゲート15は該ゲート12のハ
イ出力信号により動作可能となり、EEPROM8の出力端子D
outから出力されるデータ信号をCPU2のデータ端子D0に
入力する。従って、前記アドレスBFEOH〜BFEFHの内、最
下位桁の数値が偶数の所定アドレスをアクセスすること
によりバッファゲート15からデータの出力が可能とな
り、結果的にEEPROM8からCPU2へデータが読み出され
る。

ゲート13は、後述するＤフリップフロップ14における入
力信号のラッチ用クロック信号を生成するものである。
ゲート13は、ゲート10からハイ信号、CPU2のアドレス端
子A0からハイ信号、CPU2のライト端子WRからロー信号が
同時に出力されたときハイ信号を出力し、それ以外のと
きはロー信号を出力する。すなわち、前記アドレスBFEO
H〜BFEFHの内、最下位桁の数値が奇数の所定アドレスが
アクセスされ、かつCPU2からライト信号が出力される
と、ゲート13は、後述するラッチ用クロック信号をＤフ
リップフロップ14のクロック端子CLKに出力する。

Ｄフリップフロップ14はEEPROM8へのデータ信号及びア
ドレス信号とクロック信号とのタイミングを同期させる
ためのもので、前記ラッチ用クロック信号に応答してCP
U2のデータ端子D2,D1,D0からのシリアルデータ信号をそ
れぞれ受けるとともに、上記ラッチ用クロック信号に応
答して所定の動作を行ない、各出力端子Q1、Q2及びQ3か
らEEPROM8のチップセレクト端子CS、クロック端子CLKに
それぞれチップセレクト信号及びクロック信号を入力す
るとともに、アドレス信号及びデータ信号をデータ入力
端子Dinにシリアルで入力する。

第３図は上記EEPROM8のライト動作及びリード動作のタ
イミングチャートを示している。以下、これら動作を第
２図、第３図により説明する。

第３図（ａ）に示すクロック信号P1は、EEPROM8のクロ
ック端子CLKに入力されるクロック信号を示している。
このクロック信号は、CPU2のデータ端子D1から出力さ
れ、Ｄフリップフロップ14のクロック端子CLKに与えら
れた上記ラッチ用クロック信号でラッチングがなされ、
すなわちタイミングが取られてEEPROM8のクロック端子C
LKに入力される。次に、EEPROM8のチップセレクト端子C
Sにはリード動作あるいはライト動作を行なうことがで
きるように第３図（ｂ）に示すチップセレクト信号P2が
Ｄフリップフロップ14の出力端子Q1から与えられる。こ
れにより、EEPROM8は動作可能状態に入り、第３図
（ｃ）に示すライトモード信号P3がEEPROM8の入力端子D
inに与えられるとライトモードとなり、第３図（ｃ）に
示すように、Ｄフリップフロップ14によりクロック信号
P1とタイミングが取られたアドレス信号P4及びデータ信
号P5が入力端子Dinにそれぞれシリアルで入力され、ア
ドレス信号P4で指定されたアドレスにデータが書き込ま
れる。

一方、第３図（ｄ）に示すリードモード信号P6がEEPROM
8の入力端子Dinに与えらえるとリードモードとなる。そ
して、上記ライトモード時に書き込まれたデータをEEPR
OM8から読み出すために、CPU2によりEEPROM8のデータ入
力端子Dinにアドレス信号P4がシリアルで与えられる。
これにより、第３図（ｅ）に示すデータ信号P5がEEPROM
8のデータ出力端子Doutからシリアルで出力される。な
お、このデータ信号P5がリードされるタイミングは、第
３図（ｆ）に示すCPU2側のリードタイミング信号P7に基
づいて行なわれる。

このように、追加メモリとしてアドレス信号やデータ信
号をシリアルで入出力してライト動作及びリード動作を
行なうEEPROM8を用いたので、データをパラレルで入出
力する追加メモリに比べてロムカートリッジ９内での配
線等を簡略化することができるとともに、追加メモリの
配置を容易にすることができる。例えば、第３図に示す
ようなアドレス信号が４ビットでデータ信号が16ビット
のEEPROMでは、通常８ピン（GENERAL INSTRUMENT製 E
R59256相当）で構成されており、パラレルで入出力する
追加メモリよりもピン本数が半数以下で構成されてい
る。従って配線も少なくなる。

一方、装置本体のレイアウト上、CPU2とロムカートリッ
ジ９とを接近させて構成できるとは限らず、CPU2とロム
カートリッジ９間の配線が長くなることがあり、回路固
有の伝播遅れや他の要因によってEEPROM8へのクロック
信号とアドレス信号やデータ信号との位相差が発生し、
この位相差によるタイミングのずれが蓄積されて誤書き
込みや誤読み出しを生じる虞れがある。このため、Ｄフ
リップフロップ14によりクロック信号とアドレス信号や
データ信号とのタイミングの同期を取って誤書き込み等
を防止している。

なお、上記ライト動作は、装置の電源をオフする前に入
力装置１の操作により行なう。その後、再び装置の電源
をオンすると電源オフ時点の前回の内容が表示される。

また、EEPROM8は、このデータ入力端子Dinに入力される
消去信号により、各アドレスに記憶されたデータが消去
さえるようになっている。この消去信号は、ROM3に予め
記憶された消去用プログラムを実行させることにより得
られる。なお、この消去用プログラムは、入力装置１の
操作により実行され、あるいはEEPROM8の記憶量が所定
量になったとき、自動的にハードウェアあるいはソフト
ウェアにより実行されるように構成しておけばよい。

（発明の効果） 以上のように本発明によれば、ロムカートリッジ内にデ
ータの入出力をクロック信号に基づいてシリアルで行う
EEPROMとデータの出力をパラレルで行う第１の記憶手段
とを内蔵付加し、第１の記憶手段をアクセスするアドレ
スで第１の記憶手段とEEPROMとをアクセス制御するの
で、第１の記憶手段にデータの入出力方法の異なるEEPR
OMを融合して制御することができる。すなわち、ロムカ
ートリッジ内の配線の低減化を図ることができ、ロムカ
ートリッジの設計及び製造を容易に行うことができる。
また、EEPROMへのデータと入出力時のみ出力されるクロ
ック信号とのタイミングを同期させるようにしたので、
EEPROMへの書き込みや読み出しを確実に行うことがで
き、信頼性を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るロムカートリッジおよ
び該ロムカートリッジを制御する情報処理装置のブロッ
ク図、第２図は上記装置におけるCPUとロムカートリッ
ジ内のROM及びEEPROMを接続する制御回路部の論理回路
図、第３図は上記EEPROMの動作を説明するためのタイミ
ングチャートである。 ２……CPU、３……ROM、４……RAM、７……ROM（第１の
記憶手段）、８……EEPROM（第２の記憶手段）、９……
ロムカートリッジ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】処理プログラムの情報が予め記憶された第
   １の記憶手段と処理情報の書込及び読出可能な第２の記
   憶手段とを並設して内蔵する着脱自在なロムカートリッ
   ジが装置本体に装着される情報処理装置において、前記
   第１の記憶手段はパラレルでデータの出力を行い、前記
   第２の記憶手段はシリアルで入出力されたデータの書込
   及び読出をクロック信号に基づいて行うEEPROMで構成さ
   れるとともに、上記第１の記憶手段をアクセスするアド
   レス内の特定アドレスを用いて上記EEPROMへのデータの
   入出力を行うアクセス制御手段と、上記特定アドレスが
   アクセスされたときのみ上記クロック信号を出力するク
   ロック信号出力手段と、上記EEPROMへの入出力データと
   上記クロック信号とのタイミングとを同期させる同期手
   段とを備えたことを特徴とする情報処理装置におけるロ
   ムカートリッジ。