JPS6261971B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は高速割込み実施装置に関する。この装
置では、バスおよび制御線路を介して接続された
制御装置、外部プログラム・メモリ、および並列
動作しかつアドレス指定可能な複数の命令カウン
タ（命令レジスタ）を有するプロセツサの中で、
割込み要求を検出した後で割込みルーチンに属す
るデータ伝送を迅速に実施する。また前記命令カ
ウンタは、一方ではプログラムにより、他方では
割込み要求の検出によつてアドレス指定される。

プロセツサは特に、記録装置や印字装置を制御
するために使用される。新しい記録ないし印字装
置に課される本質的な要求は、記録速度を大きく
することである。従つてこれら記録ないし印字装
置を制御するプロセツサにも、相当な制御能力が
要求される。記録または印字装置としては、例え
ばマトリクス印字ヘツドやステツプ・モータのよ
うな電気機械変換器がある。印字装置が例えばマ
トリクス印字ヘツドを有し、それにより点ラスタ
の形で点マトリクスの中に文字が印字される場
合、印字速度が毎秒800字であり、14列、列ごと
に16点のマトリクス内で文字が印字されるとすれ
ば、印字ヘツドは印字列の間をわずか90μｓ程度
で移動しなければならない。この場合、視覚的に
見易い文字を印字するためには、印字列中の印字
点相互の偏差は±0.05mm以下でなければならな
い。この最大±0.05mmの許容誤差は、機械系、増
幅器およびプロセツサの割込み動作に起因する３
つの部分的許容語差からなる。このうち、割込み
動作による許容誤差は全体の約50％を占める。印
字列中のマトリクス印字点相互の偏差が±0.05mm
の許容偏差を上回らないようにするためには、上
述の例において、印字ヘツドは最大25μｓの許容
誤差時間内に印字点を印字しなければならない。
言い換えれば、プロセツサは、割込み要求を検出
した後、印字列間ごとに約12μｓの時間内に割込
み、つまりデータ転送を行なわなければならな
い。この時間内には、何時でも割込み要求が発生
する可能性がある。以上に述べたことは、例えば
モータパルス、つまり印字ヘツドを制御するため
のパルス、または記録担体に沿つて記録ヘツドを
動かす際のキヤリツジの運動、およびインターフ
エースの条件などに関して当てはまる。

また、各種の活字形の書体を有する文字、例え
ば左右に傾斜した両方向活字、エキスパンド活
字、ブロツチ・プリント、コンデンス活字、プロ
ポーシヨン活字などの書体を有する文字を高速で
印字する必要もある。これら各種の書体の字を高
速印字するためには、マトリクス印字点を所定の
列の間にも打たなければならない。従つて、割込
み要求を検出した後で割込みを迅速に行う必要が
一層高くなる。例えば、マトリクス印字ヘツドを
用いて、左右に傾いた両方向活字形の文字を１字
当り14本の印字列により印字する場合、14本の付
加的な列間印字列を挿入しなければならない。こ
の時、プロセツサによる割込みは、約６μｓの時
間内に行なわねばならない。

通常のプロセツサでは、割込み要求を検出した
後で割込みを行うためには、種々の制御パラメー
タを有する多数の割込み処理ルーチンが必要であ
る。従つて、割込み要求を検出してから割込みを
行なうまでに相当な時間がかかる。この時間は、
実行されているプログラム中にどのような割込み
が行なわれるかに応じて変動する。適切な制御パ
ラメータから成る通常の割込み処理ルーチンやロ
ード解除ルーチンを用いて、主プログラムから分
岐し、また復帰するためには40μｓ必要である。

従つて通常のマイクロ・プロセツサは、印字速
度が比較的遅い印字様式には対応できるが、以上
に述べたような印字速度が極めて高速な状況で
は、求められる短い時間内に割込みを行なうこと
ができない。つまり、通常のプロセツサは、印字
装置の個々の部材、例えばマトリクス印字ヘツ
ド、種々の位相数を有するステツプ・モータ、タ
イミング、デイスクを有する直流モータ、並列ま
たは直列のインターフエースなどを適切な時間内
に制御することができない。適切な時間内に制御
するとは、割込み要求を検出した後、プロセツサ
が６μｓ以内に割込みを行うことを意味する。上
述の状況では、６μｓ以内に割込みが実施される
時にのみ、文字は視覚的に良好な書体で印字され
る。

現在までのところ、通常のプロセツサで迅速に
割込みを行なうには、多数のプロセツサを並列に
接続して使用する以外方法がない。しかしこの方
法を用いれば、それに伴うコストも相当なものに
なる。

従つて本発明の基本的な課題は、割込み要求を
検出した時、迅速に、つまり先に説明した短い時
間内に割込みを行うことのできる装置を提供する
ことである。

本発明によればこの課題は、特許請求の範囲第
１項に記載した装置によつて解決される。この装
置によれば、実際のプログラムの実行を最大５μ
ｓ中断させるだけで、割込みを行うことができ
る。５μｓとは、割込み要求を検出してからデー
タ転送が終るまでの時間である。従つて、印字速
度が極めて速い記録ないし印字装置の個々の部材
を、適切な時間に制御することができる。つま
り、迅速に、しかも適切な時間内にデータを転送
することができる。

本発明の別の利点は、実行中のプログラムに命
令を挿入するという機能が、他の目的に利用でき
ることである。

次に図面により実施例について本発明を詳細に
説明する。

図には、プロセツサＰの構成素子のうち、本発
明の理解に不可欠なものだけを示してある。その
中で、プロセツサＰの本質的な構成素子は、制御
装置STと外部プログラム・メモリEPSである。
その他には本発明の方法を実施するために、割込
みマルチプレクサUMX、循環カウンタUZ、割込
みレジスタUR、プログラム・レジスタPR、マル
チバイブレータＵ２，Ｐ２を有するアドレス中間
レジスタAZR、マルチバイブレータＵ３，Ｐ３
を有するアドレス・レジスタAR、この装置全体
の制御プログラムを有するプログラム・メモリ
PS、ステータス（状態表示）・レジスタＳ、およ
び命令カウンタIZが設けられている。ステータ
ス・レジスタＳはマルチバイブレータＵ１および
Ｐ１から成つている。これらの回路素子はバスＢ
を介して、または種々の制御線路により接続され
ている。

次に各回路素子の機能を説明する。

循環レジスタUZは、プロセツサＰのクロツ
ク・パルスにより、所定のクロツク周波数で制御
される。循環カウンタUZは3bitカウンタであ
り、周期的に０〜７のアドレスを形成する。

割込みマルチプレクサUMXの８つの入力側に
は、割込み要求を通報するための線路が接続され
ている。

割込みレジスタURおよびプログラムレジスタ
PRは８つの階位面を有し、それらは０から７ま
での優先順位に従つて配列されている。最も優先
順位の高いのは０の階位面である。

プログラム・レジスタPRの中にあるビツト、
所謂Ｐビツトは、外部プログラム・メモリEPSに
記憶されているプログラムによつてセツトあるい
は消去される。

割込みマルチプレクサUMXの入力側は、割込
み要求の有無を検知するため、循環カウンタUZ
により周期的に探索される。入力側の１つに割込
み要求があると、それは循環カウンタUZ中の所
定アドレスで発見される。この場合、所謂Ｕビツ
トが、アドレスに相応する割込みレジスタURの
階位面に書込まれる。

循環カウンタUZはまた、ＵビツトないしＰビ
ツトを捜して、割込みレジスタURおよびプログ
ラム・レジスタPRの階位面をも周期的に探索す
る。

循環カウンタUZが、所定のアドレスで割込み
レジスタURの中にＵビツトを発見すると、この
アドレスはアドレス中間レジスタAZRに書込ま
れる。この時割込みレジスタ中のＵビツトは消去
され、Ｐビツトとしてプログラム・レジスタPR
の相応する階位面に書込まれる。アドレス中間レ
ジスタAZRに所属するマルチバイブレータＵ２
は１にセツトされる。

循環カウンタUZが所定アドレスでプログラ
ム・レジスタPRの中にＰビツトを見つけると、
このアドレスはアドレス中間レジスタAZRに書
込まれ、所属のマルチバイブレータＰ２が１にセ
ツトされる。

ステータス・レジスタＳは、探索過程の種々の
状態を表示する。この状態については、各種の探
索の結果と関連して後で詳しく説明する。

アドレス中間レジスタAZRは常に、命令カウ
ンタIZのアドレス、つまりプロセツサがその次に
処理するプログラム階位面を記憶している。アド
レス中間レジスタAZRに所属するマルチバイブ
レータＵ２およびＰ２は、アドレス中間レジスタ
AZRに記憶されているアドレスが割込み要求に
対応するか（マルチバイブレータＵ２）、それと
もプログラム・ステツプに対応するか（マルチバ
イブレータＰ２）を表示し、またこれらアドレス
が有効であるかどうかも表示する。マルチバイブ
レータＵ２，Ｐ２が共にゼロにセツトされている
場合、それはアドレス中間レジスタAZRに記憶
されているアドレスが有効ではないことを表して
いる。循環カウンタUZ中にあるアドレスのアド
レス中間レジスタAZRへの書込み、およびマル
チバイブレータＵ２，Ｐ２のセツトは、プログラ
ム・メモリPSの中に記憶されている制御プログ
ラムにより制御される。

アドレス・レジスタARはアドレスとしていつ
も、実行中のプログラムの実際の命令カウンタア
ドレスを有している。アドレス・レジスタARに
所属するマルチバイブレータＵ３，Ｐ３は、アド
レス・レジスタARの中に記憶されているアドレ
スが割込み要求に対応するか（マルチバイブレー
タＵ３）、それともプログラム・ステツプに対応
するか（マルチバイブレータＰ３）を表示する。

プロセツサがすべての命令を実行し終えると、
制御装置STの肯定応答パルスにより、実際の命
令カウンタアドレスがＵビツトおよびＰビツトと
共に、マルチバイブレータＵ２，Ｐ２を有するア
ドレス中間レジスタAZRからマルチバイブレー
タＵ３，Ｐ３を有するアドレス・レジスタARへ
転送され出す。

アドレス中間レジスタAZRと２つのマルチバ
イブレータＵ２，Ｐ２はラツチ回路として動作す
る。つまり、アドレス中間レジスタAZRとマル
チバイブレータＵ２，Ｐ２は、系のクロツク・パ
ルスの後縁から次のクロツク・パルスの前縁まで
透過性を保つている。すなわち、実際の命令カウ
ンタアドレスはＵビツトないしＰビツトと共に、
クロツク周期の始めから、アドレス・レジスタ
ARおよびマルチバイブレータＵ３，Ｐ３への転
送のため準備状態にある。

この構成により、命令カウンタIZの１つによつ
てアドレス指定される次の実際の命令のために、
ＵビツトないしＰビツトが循環カウンタUZの中
にある相応のアドレスにより、２つのレジスタ
UR，PRの有効なプログラム階位面から、命令カ
ウンタIZの１つに対して読出されるようになる。

アドレス・レジスタARの中にある命令カウン
タアドレスにより、並列動作する８つの命令カウ
ンタIZの１つがアドレス指定される。各命令カウ
ンタIZは常に命令アドレスを有し、この命令アド
レスにより、命令カウンタIZがアドレス指定され
るとすぐに、外部プログラム・メモリEPSの中に
ある次の命令がアドレス指定される。この命令
は、アドレス・レジスタARに所属する２つのマ
ルチバイブレータＵ３，Ｐ３の１つが１にセツト
された時にのみ、処理のためにプロセツサＰの中
に読込まれる。

次に、各種プログラムが実行されている際に割
込み要求が出た場合について、本発明による装置
の動作を説明する。

割込みを行なうために、実行中の実際のプログ
ラムに付加的な命令が挿入される。この動作は、
アドレス指定可能な命令カウンタIZを切換えるこ
とにより行なわれる。命令カウンタIZは、引き続
きプログラムを処理するためプロセツサＰに読込
まれる命令を、外部プログラム・メモリEPSの中
で歩進的にアドレス指定する。

各プログラムの開始時に、リセツト命令によ
り、割込みレジスタURとプログラム・レジスタ
PRの中にあるすべてのビツトが消去される。こ
の後にはビツトの書込みは行なわれない。同時
に、ステータス・レジスタＳのマルチバイブレー
タＵ１，Ｐ１および命令カウンタIZがゼロにセツ
トされる。

プログラム・メモリPSの制御プログラムによ
り、プログラム・レジスタPRの最も優先度の高
い階位面（優先階位面０）にＰビツトが書き込ま
れ、プログラムが開始する。リセツト命令が除去
された後、ステータス・レジスタＳのマルチバイ
ブレータＵ１，Ｐ１がゼロにセツトされ、“Ｕビ
ツトおよびＰビツト探索”の状態を表示する。

循環カウンタUZが、割込みレジスタURないし
プログラム・レジスタPRの中でＵビツトないし
Ｐビツトを発見すると、ステータス・レジスタＳ
の相応するマルチバイブレータＵ１ないしＰ１が
１にセツトされる。この後、それ以上のビツト探
索は行なわれない。

循環レジスタUZがアドレス７からアドレス０
に移行する時（オーバフローする際）、事前に割
込みレジスタURの中にＵビツトが発見されてい
ない時は、ステータス・レジスタＳのマルチバイ
ブレータＰ１がゼロにセツトされ、ＵビツトとＰ
ビツトの探索過程がアドレス０から再開される。
事前にＵビツトが発見されている場合は、制御装
置STが肯定応答パルスを発生した後になつて、
アドレス０からの探索が始まる。つまり、肯定応
答パルスは、循環カウンタUZがオーバフローす
る前に発生されなければならない。

プログラム・レジスタPRの実際のプログラム
階位面は、循環カウンタUZの中にあるアドレス
が、実際の命令カウンタアドレスとして、最初に
発見されたＰビツトと共に、階位面ゼロからアド
レス中間レジスタに書込まれることによつて検出
される。その際、アドレス中間レジスタAZRに
所属するマルチバイブレータＰ２と、ステータ
ス・レジスタＳのマルチバイブレータＰ１とは同
時に１にセツトされる。この時ステータス・レジ
スタＳは、“Ｐビツト発見、Ｕビツト探索中”の
状態を表示している。１にセツトされたマルチバ
イブレータＰ２は、アドレス中間レジスタAZR
の中にあるアドレスが有効であり、プログラム・
ステツプに相応していることを表示している。

その次にアドレス７までの順方向計数が行なわ
れる際、循環カウンタUZが割込みレジスタの中
にＵビツトを発見しない場合は、アドレス７から
アドレス０へ移行する時（オーバフローの際）に
マルチバイブレータＰ１はゼロにリセツトされ
る。この場合、ＵビツトおよびＰビツトの探索が
再開される。

循環カウンタUZが、プログラム・レジスタPR
の中で既にＰビツトが発見されているアドレスか
ら、アドレス７まで順方向計数を行ない、割込み
レジスタURの中にＵビツトを発見した場合、循
環カウンタUZの中にあるアドレスは、実際の命
令カウンタアドレスとしてアドレス中間レジスタ
AZRの中に書込まれる。この時、割込みレジス
タURの中に発見されたＵビツトは消去され、プ
ログラム・レジスタPRの同じ階位面に書込まれ
たＰビツトと置換される。その際、アドレス中間
レジスタAZRに所属するマルチバイブレータＵ
２と、ステータス・レジスタＳのマルチバイブレ
ータＵ１は同時に１にセツトされる（マルチバイ
ブレータＰ１は事前に１にセツトされている）。
この時ステータス・レジスタＳは、“Ｕビツト発
見、停止、肯定応答待ち”という状態を表示す
る。１にセツトされたマルチバイブレータＵ２
は、アドレス中間レジスタAZRの中にあるアド
レスが有効であり、割込み要求に相応しているこ
とを表示する。

循環カウンタUZの順方向計数により、割込み
レジスタURの中にＵビツトが発見された場合、
事前にＰビツトが発見されていなくとも、同じ過
程が行なわれる。この時、マルチバイブレータＵ
１が１にセツトされていれば、ステータス・レジ
スタＳは“Ｕビツト発見、停止、肯定応答待ち”
の状態を表示する。

ステータス・レジスタＳのマルチバイブレータ
Ｕ１とＰ１は、プロセツサＰの制御装置STが肯
定応答パルスを発生するまで、“Ｕビツト発見、
停止、肯定応答待ち”の状態（Ｕ１＝１またはＵ
１およびＰ１＝１）に留まる。“Ｕビツト発見、
停止、肯定応答待ち”の状態は、循環カウンタ
UZがアドレス７からアドレス０へ移行する時
（オーバフローする際）にも、肯定応答パルスの
発生前には解除されない。つまり、１にセツトさ
れたマルチバイブレータＰ１は、事前にゼロにセ
ツトされることはない。

割込みレジスタURの中にＵビツトが、プログ
ラム・レジスタPRの中にＰビツトが同時に発見
された場合、つまり、２つのビツトが循環カウン
タにより同じアドレスで発見された時には、Ｐビ
ツトはＵビツトより高い優先度を有することにな
る。従つて最初に、循環カウンタUZ中のアドレ
スとＰビツトとが、アドレス中間レジスタAZR
およびマルチバイブレータＰ２に書込まれる。次
いでＵビツトが消去され、プログラム・レジスタ
PRの同一階位面に書込まれるＰビツトと置換え
られる。同時に、循環カウンタUZ中のアドレス
がＵビツトと共にアドレス中間レジスタAZRお
よびマルチバイブレータＵ２の中に書込まれる。

制御装置STが発生し、かつプロセツサにおけ
る命令処理の終結を通報する肯定応答パルスによ
り、アドレス中間レジスタAZRの中にある命令
アドレスはアドレス・レジスタAZの中に書込ま
れる。同時に、アドレス・レジスタARに所属す
るトリガ回路Ｕ３，Ｐ３は、アドレス中間レジス
タAZRに所属のマルチバイブレータＵ２，Ｐ２
と同じ値にセツトされる。ステータス・レジスタ
ＳのマルチバイブレータＵ１は、肯定応答パルス
によりゼロにセツトされ、そのためＵビツトの探
索過程が循環カウンタURの中にあるアドレスか
ら再開される。

アドレス７からアドレス０への移行により循環
カウンタUZがオーバフローする際には、マルチ
バイブレータＰ１もゼロにリセツトされる。この
時、ＵビツトとＰビツトの探索が始まる。

クロツク周期の開始時に、プロセツサＰに読取
られた命令の処理が始まり、同時に、外部プログ
ラム・メモリEPSからプロセツサＰへ次の命令が
読取られる。次に読取られるこの命令は、活性の
命令カウンタIZの中にある命令アドレスによりア
ドレス指定される。活性の命令カウンタは、アド
レス・レジスタAR中の命令カウンタアドレスに
より決められる。後続の命令が読取られた後、命
令カウンタアドレスは、活性の命令カウンタIZの
中で１だけ増加する。割込みレジスタURおよび
プログラム・レジスタPRの中にそれ以上のＵビ
ツト、Ｐビツトがなければ、アドレス中間レジス
タAZR中に書込まれた最後の命令カウンタアド
レスは、そこに留まることになる。その際、アド
レス中間レジスタAZRに所属するマルチバイブ
レータＵ２，Ｐ２は、プログラム・メモリ中の制
御プログラムによりゼロにセツトされる。そのこ
とにより、アドレス中間レジスタAZR中のアド
レスが有効ではないことが指示される。

Ｐビツトが、いつもプログラム・レジスタPR
中の同じ階位面に、つまり循環レジスタUZの中
にある同じアドレスと共に発見されるならば、ア
ドレス中間レジスタAZR中のアドレスは、常に
命令カウンタアドレスと一緒にオーバーライトさ
れる。このことは、プログラム・レジスタPR中
のＰビツトが、より高い優先度を有する階位面で
発見されるまで続く。

割込み、つまりデータ転送は、割込みレジスタ
UR中のＵビツトによりアドレス指定される命令
カウンタIZによつて行なわれる。Ｐビツトは、プ
ロセツサＰの中で割込み処理を行なうためのプロ
グラムを開始させる。Ｐビツトはプログラム・レ
ジスタPRの階位面に書込まれ、この階位面では
割込みレジスタUR中のＵビツトが発見される。

プログラム・レジスタPR中のＰビツトは、そ
の優先順位に従つて処理される。割込みレジスタ
URの中に多数のＵビツトがある場合、それは順
序には関係なく処理される。

ＵビツトないしＰビツトは、ステータス・レジ
スタＳの状態とは無関係に、割込みレジスタUR
ないしプログラム・レジスタPRの中にセツトさ
れる。

上述の実施例では、割込みマルチプレクサ
UMXの入力側数、つまり割込みレジスタURとプ
ログラム・レジスタPRの階位面数および循環カ
ウンタURの循環アドレス数は、８である。もち
ろんこの数は、本発明の範囲内で増やすこともで
きる。

以上で示した実施例は遂次処理形に構成されて
いるが、並列処理形の装置とすることもできる。
この並列処理形回路においては、入力側に達した
割込み要求は、複数のゲートから構成される論理
回路を介して同時にアドレス指定される。

【図面の簡単な説明】

図は本発明の実施例のブロツク図を示してい
る。 UMX……割込みマルチプレクサ、UZ……循環
カウンタ、UR……割込みレジスタ、PR……プロ
グラム・レジスタ、PS……プログラム・メモ
リ、Ｓ……制御装置、Ｕ１〜Ｕ３，Ｐ１〜Ｐ３…
…マルチバイブレータ、AZR……アドレス中間
レジスタ、AR……アドレス・レジスタ、IZ……
命令カウンタ、EPS……外部プログラム・メモ
リ、Ｐ……プロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ バスおよび制御線路を介して接続された制御
   装置、外部プログラム・メモリ、および並列動作
   しかつアドレス指定可能な複数の命令カウンタを
   有するプロセツサの中で、割込み要求を検出した
   後で割込みルーチンに属するデータ伝送を迅速に
   実施し、 前記命令カウンタは、一方ではプログラムによ
   り、他方では割込み要求の検出によつてアドレス
   指定される、 高速割込み実施装置において、 割込みマルチプレクサUMXが設けられてお
   り、該割込みマルチプレクサの複数の入力側に割
   込み要求を伝送する線路が接続され、 循環カウンタUZが設けられており、この循環
   カウンタUZは前記入力側のアドレスを形成し、
   かつ割込み要求があるかどうか割込みマルチプレ
   クサUMXを探索し、 割込みレジスタURが設けられており、所定の
   アドレスで発見された割込み要求が、ビツト（Ｕ
   ビツト）の形で、割込みレジスタURの前記アド
   レスにより定められるレジスタ段位置に書込ま
   れ、 プログラム・レジスタPRが設けられており、
   外部プログラム・メモリEPSの中にあるプログラ
   ムからの命令により、プログラム・レジスタの中
   でビツト（Ｐビツト）がセツトないし消去され、
   また割込みレジスタURからプログラム・レジス
   タPRの中に、ＵビツトがＰビツトとして転送さ
   れ、 循環カウンタUZが、ステータス・レジスタＳ
   の表示する状態に依存して、割込みレジスタUR
   および／またはプログラム・レジスタPRの中
   に、セツトされたＵビツトおよび／またはＰビツ
   トがあるかどうか探索し、 そこでＵビツトないしＰビツトが発見された循
   環カウンタUZのアドレスが、アドレス中間レジ
   スタAZRに書き込まれ、 プロセツサＰによる命令の処理が終了した時
   に、アドレス中間レジスタAZR中のアドレスが
   アドレス・レジスタARに転送され、 命令カウンタIZの１つがアドレス・レジスタ
   AR中のアドレスによりアドレス指定され、 アドレス中間レジスタAZRおよびアドレス・
   レジスタARに配属された表示段が設けられてお
   り、該表示段は当該レジスタ内のアドレスが有効
   か非有効かを表示し、 プログラム・メモリPSが設けられており、そ
   のプログラムが装置全体を制御する、 ことを特徴とする高速割込み実施装置。 ２ ステータス・レジスタＳが２つのマルチバイ
   ブレータＵ１およびＰ１から成り、セツトされた
   マルチバイブレータＵ１および／またはＰ１が、
   対応するＵビツトおよび／またはＰビツトの探索
   を停止させる特許請求の範囲第２項記載の装置。 ３ アドレス中間レジスタAZRの表示段が２つ
   のマルチバイブレータＵ２およびＰ２から成り、
   アドレス・レジスタARの表示段が２つのマルチ
   バイブレータＵ３およびＰ３から成つている特許
   請求の範囲第１項または第２項記載の装置。 ４ プログラム・メモリPSがROM構造を有して
   いる特許請求の範囲第１項から第３項までのいず
   れか１項記載の装置。