JPH01221254A - プリンタ制御回路 - Google Patents
プリンタ制御回路Info
- Publication number
- JPH01221254A JPH01221254A JP4804388A JP4804388A JPH01221254A JP H01221254 A JPH01221254 A JP H01221254A JP 4804388 A JP4804388 A JP 4804388A JP 4804388 A JP4804388 A JP 4804388A JP H01221254 A JPH01221254 A JP H01221254A
- Authority
- JP
- Japan
- Prior art keywords
- register
- printing
- driven
- column
- logic gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/485—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes
- B41J2/505—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by the process of building-up characters or image elements applicable to two or more kinds of printing or marking processes from an assembly of identical printing elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は０ム機器の１つとして利用されているプリンタ
制御回路に関するものである。
制御回路に関するものである。
従来の技術
近年のＯム機器の発達には目を見はるものがあり、その
中の１つであるプリンタも種々のものが開発、実用化さ
れている。
中の１つであるプリンタも種々のものが開発、実用化さ
れている。
プリンタには活字ヘッドやデイジ−ホイールヘッドを用
いた活字方式と、ドツトの構成によシ文字を表現するド
ツトマトリクス方式の２種類があり、現在ではグラフィ
ック表現も自由にでき、印字速度も速いドツトマトリク
ス方式のプリンタが主流である。
いた活字方式と、ドツトの構成によシ文字を表現するド
ツトマトリクス方式の２種類があり、現在ではグラフィ
ック表現も自由にでき、印字速度も速いドツトマトリク
ス方式のプリンタが主流である。
この様なドツトマトリクス方式プリンタの制御回路とし
て、従来は第４図の様に構成されていた。
て、従来は第４図の様に構成されていた。
すなわち、印字データが並べられているバッファメモリ
１と、印字データをバッファメモリ１から読出し、入出
力回路（以下Ｉ１０回路という）２へ出力するだめのレ
ジスタ３と、Ｉ１０回路２からの信号で印字ピンを駆動
するドライバ回路４と、印字ピンの集合である印字ヘッ
ド６より構成されていた。
１と、印字データをバッファメモリ１から読出し、入出
力回路（以下Ｉ１０回路という）２へ出力するだめのレ
ジスタ３と、Ｉ１０回路２からの信号で印字ピンを駆動
するドライバ回路４と、印字ピンの集合である印字ヘッ
ド６より構成されていた。
従っ、て、記録紙６への印字動作は、プラテン７に対向
する印字ヘッド６がプラテン７と平行に摺動し所定の印
字カラム位置に来ると、バックアメモリ１よシ印字デー
タのドツト情報がレジスタ３へ読出され、さらにその情
報がＩ１０回路２に出力され、その信号がドライバ回路
４を通じて印字ピンを駆動する。更に、印字ヘッド６が
移動し、次の印字カラム位置に来ると、次のデータが読
み出され出力されるというサイクルを繰り返して文字ま
たは図形を形成してゆく。
する印字ヘッド６がプラテン７と平行に摺動し所定の印
字カラム位置に来ると、バックアメモリ１よシ印字デー
タのドツト情報がレジスタ３へ読出され、さらにその情
報がＩ１０回路２に出力され、その信号がドライバ回路
４を通じて印字ピンを駆動する。更に、印字ヘッド６が
移動し、次の印字カラム位置に来ると、次のデータが読
み出され出力されるというサイクルを繰り返して文字ま
たは図形を形成してゆく。
発明が解決しようとする課題
上記の様な構成において、印字ヘッド６がプラテン７と
平行に摺動しつつ、所定カラム位置で印字ピンを駆動し
て文字又は図形を形成しているが、その速度の上限は印
字ヘッド６の応答速度で決まってしまい、装置全体の性
能（印字速度）も押えられてしまうという問題があった
。
平行に摺動しつつ、所定カラム位置で印字ピンを駆動し
て文字又は図形を形成しているが、その速度の上限は印
字ヘッド６の応答速度で決まってしまい、装置全体の性
能（印字速度）も押えられてしまうという問題があった
。
本発明は上記欠点を除去し、応答速度の遅い印字ヘッド
で、よシ高速印字を可能にするプリンタ制御回路を提供
するものである。
で、よシ高速印字を可能にするプリンタ制御回路を提供
するものである。
課題を解決するための手段
本発明は、前々カラム、及び前カラムで駆動された印字
ピンのドツト情報を記憶する第１．第２のレジスタと、
現カラムの駆動される印字ピンのドツト情報を記憶する
第３のレジスタと、上記第１、第２のレジスタの各対応
ビットの論理和をとる第１の論理ゲートと、この第１の
論理ゲート出力と上記第３のレジスタの各対応ビットと
の排他的論理和をとる第２の論理ゲートと、この第２の
論理ゲート出力と上記第３のレジスタの各対応ビットと
の論理積をとりかつその出力で上記第１゜第２のレジス
タの内容を順次更新する第３の論理ゲートと、この第３
の論理ゲート出力により駆動されるドライバ回路と、こ
のドライバ回路により駆動される印字ヘッドとを有する
ものである。
ピンのドツト情報を記憶する第１．第２のレジスタと、
現カラムの駆動される印字ピンのドツト情報を記憶する
第３のレジスタと、上記第１、第２のレジスタの各対応
ビットの論理和をとる第１の論理ゲートと、この第１の
論理ゲート出力と上記第３のレジスタの各対応ビットと
の排他的論理和をとる第２の論理ゲートと、この第２の
論理ゲート出力と上記第３のレジスタの各対応ビットと
の論理積をとりかつその出力で上記第１゜第２のレジス
タの内容を順次更新する第３の論理ゲートと、この第３
の論理ゲート出力により駆動されるドライバ回路と、こ
のドライバ回路により駆動される印字ヘッドとを有する
ものである。
作用
このように、本発明では、印字データのドツト情報に処
理を加え、（ｎ−２）、及び（ｎ−１）カラムで駆動し
た印字ピンは（ｎ）カラムでは駆動しない様にする事に
より、印字ヘッドの各ピンは連続したカラム駆動されな
くなシ、必要応答速度は％でいいことになる。そこで印
字ヘッドの摺動速度、及び制御の処理速度を３倍にし、
印字ヘッドを最大応答速度で駆動する事により、従来の
３倍の速度で文字又は図形を出力することができる。本
発明の処理を２４Ｘ２４のドツトマトリクスの文字フォ
ントに加えた場合、横方向には最大８ドツトの点を印字
し、文字としても充分識別可能である。
理を加え、（ｎ−２）、及び（ｎ−１）カラムで駆動し
た印字ピンは（ｎ）カラムでは駆動しない様にする事に
より、印字ヘッドの各ピンは連続したカラム駆動されな
くなシ、必要応答速度は％でいいことになる。そこで印
字ヘッドの摺動速度、及び制御の処理速度を３倍にし、
印字ヘッドを最大応答速度で駆動する事により、従来の
３倍の速度で文字又は図形を出力することができる。本
発明の処理を２４Ｘ２４のドツトマトリクスの文字フォ
ントに加えた場合、横方向には最大８ドツトの点を印字
し、文字としても充分識別可能である。
実施例
以下、本発明の一実施例を図面第１図〜第３図を用いて
説明する。第１図に本発明の一実施例によるプリンタ制
御回路を示しており、第１図において、１１はプラテン
であり、このプラテン１１には記録紙」２が巻き付けら
れている。１３はプラテン１１の軸方向に摺動しつつ、
所定カラム位置にて印字ピンを駆動し、印字ピンにより
インクリボンを介して記録紙１２を叩くことにより記録
紙１２に文字又は図形を形成する印字ヘッドで、ｘ１０
回路１４の出力によりドライバ回路１６を通して駆動さ
れる。１６は所望の印字データが格納されているバッフ
ァメモリ、１７は前々カラムに駆動された印字ピンのド
ツト情報を記憶する第１のレジスタ、１８は前カラムに
駆動された印字ピンのドツト情報を記憶する第２のレジ
スタ、１９は現カラムの駆動される印字ピンのドツト情
報を記憶する第３のレジスタである。上記第１のレジス
タ１７と第２のレジスタ１８の各対応ビットは論理ゲー
ト２０で論理和をとり、そしてこの論理グー）２０の出
力は、上記第３のレジスタ１９の各対応ビットと論理ゲ
ート２１により排他的論理和がとられる。論理ゲート２
１の出力は、次段の論理ゲート２２で第３のレジスタ１
９の各対応ビットと論理積がとられ、この論理ゲート２
２の出力によシ、Ｉ１０回路１４及びドライバ回路１６
を通して、印字ヘッド１３が駆動される。また論理ゲー
ト２２の出力は、第２のレジスタ１８の情報が第１のレ
ジスタ１７に転送された後、第２のレジスタ１８に格納
され、第１及び第２のレジスタ１７．１８の情報が更新
される。論理和、排他的論理和及び論理積をとった時の
ビット信号の真理値表を第２図に示す。
説明する。第１図に本発明の一実施例によるプリンタ制
御回路を示しており、第１図において、１１はプラテン
であり、このプラテン１１には記録紙」２が巻き付けら
れている。１３はプラテン１１の軸方向に摺動しつつ、
所定カラム位置にて印字ピンを駆動し、印字ピンにより
インクリボンを介して記録紙１２を叩くことにより記録
紙１２に文字又は図形を形成する印字ヘッドで、ｘ１０
回路１４の出力によりドライバ回路１６を通して駆動さ
れる。１６は所望の印字データが格納されているバッフ
ァメモリ、１７は前々カラムに駆動された印字ピンのド
ツト情報を記憶する第１のレジスタ、１８は前カラムに
駆動された印字ピンのドツト情報を記憶する第２のレジ
スタ、１９は現カラムの駆動される印字ピンのドツト情
報を記憶する第３のレジスタである。上記第１のレジス
タ１７と第２のレジスタ１８の各対応ビットは論理ゲー
ト２０で論理和をとり、そしてこの論理グー）２０の出
力は、上記第３のレジスタ１９の各対応ビットと論理ゲ
ート２１により排他的論理和がとられる。論理ゲート２
１の出力は、次段の論理ゲート２２で第３のレジスタ１
９の各対応ビットと論理積がとられ、この論理ゲート２
２の出力によシ、Ｉ１０回路１４及びドライバ回路１６
を通して、印字ヘッド１３が駆動される。また論理ゲー
ト２２の出力は、第２のレジスタ１８の情報が第１のレ
ジスタ１７に転送された後、第２のレジスタ１８に格納
され、第１及び第２のレジスタ１７．１８の情報が更新
される。論理和、排他的論理和及び論理積をとった時の
ビット信号の真理値表を第２図に示す。
上記の様な構成で、ｎカラム目の印字データは、第３の
レジスタ１９に格納され、その各ビット情報は、第１の
レジスタ１７に記憶されている（ｎ−２）カラム目に駆
動された印字ピンのドツト情報と第２のレジスタ１８に
記憶されている（ｎ−１）カラム目に駆動された印字ピ
ンのドツト情報との論理和出力との間で排他的論理和及
び論理積がとられ、印字ヘッド１３を駆動する信号とな
ると共に、第１のレジスタ１７及び第２のレジスタ１８
の内容を更新する情報となる。
レジスタ１９に格納され、その各ビット情報は、第１の
レジスタ１７に記憶されている（ｎ−２）カラム目に駆
動された印字ピンのドツト情報と第２のレジスタ１８に
記憶されている（ｎ−１）カラム目に駆動された印字ピ
ンのドツト情報との論理和出力との間で排他的論理和及
び論理積がとられ、印字ヘッド１３を駆動する信号とな
ると共に、第１のレジスタ１７及び第２のレジスタ１８
の内容を更新する情報となる。
第３図は本実施例によシ印字制御された文字の状態を示
す図である。すなわち、第３図ａは本来印字すべき文字
の原形である。第３図すは本実施例によりデータ処理さ
れた文字である。第３図すのｎカラム目では２ビツト、
８ビツト〜１６ビツト、及び２３ビツトのドツト印字が
省略されている。この様に、本実施例では、（ｎ−２）
、 （ｎ −１）カラム目で印字したドツトはｎカラ
ム目では印字しない様にしているので、印字ヘッドの各
ビ／は最悪の場合でも２カラムおきにしか駆動されず、
必要とする応答周波数を％に下げることとなる。
す図である。すなわち、第３図ａは本来印字すべき文字
の原形である。第３図すは本実施例によりデータ処理さ
れた文字である。第３図すのｎカラム目では２ビツト、
８ビツト〜１６ビツト、及び２３ビツトのドツト印字が
省略されている。この様に、本実施例では、（ｎ−２）
、 （ｎ −１）カラム目で印字したドツトはｎカラ
ム目では印字しない様にしているので、印字ヘッドの各
ビ／は最悪の場合でも２カラムおきにしか駆動されず、
必要とする応答周波数を％に下げることとなる。
これはヘッドの摺動速度、すなわち印字速度を３倍まで
早めることが可能ということを意味する。
早めることが可能ということを意味する。
また、本制御回路はマイクロコンピュータ等を用いたソ
フト処理でも実現可能である。
フト処理でも実現可能である。
発明の効果
以上の様に本発明により、新たな文字フォントデータの
追加なしに、印字速度を上げて３倍の速度を得る３倍速
モード、及び印字速度は従来のままで、印字駆動ビンを
少なくすることによる低騒音モード等が実現できる。ま
た、３倍速モード用のフォント作成装置としても使用可
能であシ、工業的価値の大なるものである。
追加なしに、印字速度を上げて３倍の速度を得る３倍速
モード、及び印字速度は従来のままで、印字駆動ビンを
少なくすることによる低騒音モード等が実現できる。ま
た、３倍速モード用のフォント作成装置としても使用可
能であシ、工業的価値の大なるものである。
第１図は本発明のプリンタ制御回路の一実施例を示すブ
ロック図、第２図はビット処理時の真理値表を示す説明
図、第３図ａ、ｂは元になる印字データ及び本発明の処
理を加えた時に出力される印字状態を示す説明図、第４
図は従来のプリンタ制御回路を示すブロック図である。 １１・・・・・・プラテン、１２・・・・・・記録紙、
１３・・・・・・印字ヘッド、１４・・・・・・Ｉ１０
回路、１６・・・・・・ドライバ回路、１６・・・・・
・バッファメモリ、１７・・・・・・第１のレジスタ、
１８・・・・・・第２のレジスタ、１９・・・・・・第
３のレジスタ、２０，２１．２２・・・・・・論理ゲー
ト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１２
図
ロック図、第２図はビット処理時の真理値表を示す説明
図、第３図ａ、ｂは元になる印字データ及び本発明の処
理を加えた時に出力される印字状態を示す説明図、第４
図は従来のプリンタ制御回路を示すブロック図である。 １１・・・・・・プラテン、１２・・・・・・記録紙、
１３・・・・・・印字ヘッド、１４・・・・・・Ｉ１０
回路、１６・・・・・・ドライバ回路、１６・・・・・
・バッファメモリ、１７・・・・・・第１のレジスタ、
１８・・・・・・第２のレジスタ、１９・・・・・・第
３のレジスタ、２０，２１．２２・・・・・・論理ゲー
ト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１２
図
Claims (1)
- 前々カラムで駆動された印字ピンのドット情報を記憶す
る第１のレジスタと、前カラムで駆動された印字ピンの
ドット情報を記憶する第２のレジスタと、現カラムの駆
動される印字ピンのドット情報を記憶する第３のレジス
タと、上記第１、第２のレジスタの各対応ビットの論理
和をとる第１の論理ゲートと、この第１の論理ゲート出
力と上記第３のレジスタの各対応ビットとの排他的論理
和をとる第２の論理ゲートと、この第２の論理ゲート出
力と上記第３のレジスタの各対応ビットとの論理積をと
りかつその出力で上記第１、第２のレジスタの内容を順
次更新する第３の論理ゲートと、この第３の論理ゲート
出力により駆動されるドライバ回路と、このドライバ回
路により駆動される印字ヘッドとを有するプリンタ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4804388A JPH01221254A (ja) | 1988-03-01 | 1988-03-01 | プリンタ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4804388A JPH01221254A (ja) | 1988-03-01 | 1988-03-01 | プリンタ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01221254A true JPH01221254A (ja) | 1989-09-04 |
Family
ID=12792295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4804388A Pending JPH01221254A (ja) | 1988-03-01 | 1988-03-01 | プリンタ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01221254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04138268A (ja) * | 1990-09-29 | 1992-05-12 | Seikosha Co Ltd | ドットプリンタの印字方法 |
-
1988
- 1988-03-01 JP JP4804388A patent/JPH01221254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04138268A (ja) * | 1990-09-29 | 1992-05-12 | Seikosha Co Ltd | ドットプリンタの印字方法 |
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