JPS5868161A - 高速割込み実施装置 - Google Patents
高速割込み実施装置Info
- Publication number
- JPS5868161A JPS5868161A JP57167725A JP16772582A JPS5868161A JP S5868161 A JPS5868161 A JP S5868161A JP 57167725 A JP57167725 A JP 57167725A JP 16772582 A JP16772582 A JP 16772582A JP S5868161 A JPS5868161 A JP S5868161A
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- JP
- Japan
- Prior art keywords
- address
- register
- interrupt
- bit
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、パスおよび制御線路を介して接続さｈ、た制
御装置と外部プログラム・メモリを有するプロセッサに
おいて、割込み要求を検出した時に迅速に割込みを行な
う方法、およびこの方法を実施するための装置に関する
。
御装置と外部プログラム・メモリを有するプロセッサに
おいて、割込み要求を検出した時に迅速に割込みを行な
う方法、およびこの方法を実施するための装置に関する
。
プロセッサは侍に、記録装置や印字装置を制御するため
に使用される。新しい記録ないし印字装置に課さね、る
本質的な要求は、記録速度を大きくすることである。従
ってこれら記録ないし印字装置を制御するプロセッサに
も、相当な制御能力が要求される。記録まだは印字装置
としては、例えばマトリクス印字ヘッドやステップ・モ
ータのような電気機械変換器がある。印字装置が例えば
マトリクス印字ヘッドを有し、それにより点ラスタの形
で点マトリクスの中に文字が印字される場合、印字速度
が毎秒８ｏｏ字であり、１４列、列ごとに１６点のマト
リクス内で文字が印字されるとすり、ば、印字ヘッドは
印字列の間をわずか９０μｓ程度で移動しなければなら
ない。この場合、視覚的に見易い文字を印字するだめＫ
は、印字列中の印字点相互の偏差は±０．０５ｍｍ以下
でなければならない。この最大±００５胡の許容誤差は
、機械系、増幅器およびプロセッサの割込み動作に起因
する３つの部分的許容語差からなる。このうち、割込み
動作による許容誤差は全体の約５０％を占める。印字列
中のマトリクス印字点相互の偏差が＋０．０５＋ｍの許
容偏差を上回らないようにするためには、上述の例にお
いて、印字ヘッドは最大２５μｓの許容誤差時間内に印
字点を印字しなければならない。言い換えれば、プロセ
ッサは、割込み要求を検出した後、印字列間ごとに約１
２μＳの時間内に割込み、つまりデータ転送を行なわな
ければならない。この時間内には、何時でも割込（５） み要求が発生するり能性がある。以上に述べたことは、
例えばモータ・ξルス、つまり印字ヘッドを制御するだ
めのノクルス、または記録担体に沿って記録ヘッドを動
かす際のキャリッジの運動、およびインターフェースの
条件などに関して当てはまる。
に使用される。新しい記録ないし印字装置に課さね、る
本質的な要求は、記録速度を大きくすることである。従
ってこれら記録ないし印字装置を制御するプロセッサに
も、相当な制御能力が要求される。記録まだは印字装置
としては、例えばマトリクス印字ヘッドやステップ・モ
ータのような電気機械変換器がある。印字装置が例えば
マトリクス印字ヘッドを有し、それにより点ラスタの形
で点マトリクスの中に文字が印字される場合、印字速度
が毎秒８ｏｏ字であり、１４列、列ごとに１６点のマト
リクス内で文字が印字されるとすり、ば、印字ヘッドは
印字列の間をわずか９０μｓ程度で移動しなければなら
ない。この場合、視覚的に見易い文字を印字するだめＫ
は、印字列中の印字点相互の偏差は±０．０５ｍｍ以下
でなければならない。この最大±００５胡の許容誤差は
、機械系、増幅器およびプロセッサの割込み動作に起因
する３つの部分的許容語差からなる。このうち、割込み
動作による許容誤差は全体の約５０％を占める。印字列
中のマトリクス印字点相互の偏差が＋０．０５＋ｍの許
容偏差を上回らないようにするためには、上述の例にお
いて、印字ヘッドは最大２５μｓの許容誤差時間内に印
字点を印字しなければならない。言い換えれば、プロセ
ッサは、割込み要求を検出した後、印字列間ごとに約１
２μＳの時間内に割込み、つまりデータ転送を行なわな
ければならない。この時間内には、何時でも割込（５） み要求が発生するり能性がある。以上に述べたことは、
例えばモータ・ξルス、つまり印字ヘッドを制御するだ
めのノクルス、または記録担体に沿って記録ヘッドを動
かす際のキャリッジの運動、およびインターフェースの
条件などに関して当てはまる。
また、各種の活字形の書体を有する文字、例えば左右に
傾斜した両方向活字、エキス・ξンド活字、ブロッチ・
プリント、コンデンス活字。
傾斜した両方向活字、エキス・ξンド活字、ブロッチ・
プリント、コンデンス活字。
プロポーション活字などの書体を有する文字を高速で印
字する必要もある。これら各種の書体の字を高速印字す
るためには、マトリクス印字点を所定の列の間にも打た
なければならない。
字する必要もある。これら各種の書体の字を高速印字す
るためには、マトリクス印字点を所定の列の間にも打た
なければならない。
従って、割込み要求を検出した後で割込みを迅速に行う
必要が一層高くなる。例えば、マトリクス印字ヘッドを
用いて、左右に傾いた両方向活字形の文字を１字当り１
４本の印字列により印字する場合、１４本の付加的な列
間印字列を挿入しなければならない。この時、プロセッ
サｒ（よる割込みは、約６μｓの時間内に行なわねば（
６） ならない。
必要が一層高くなる。例えば、マトリクス印字ヘッドを
用いて、左右に傾いた両方向活字形の文字を１字当り１
４本の印字列により印字する場合、１４本の付加的な列
間印字列を挿入しなければならない。この時、プロセッ
サｒ（よる割込みは、約６μｓの時間内に行なわねば（
６） ならない。
通常のプロセッサでは、割込み要求を検出した後で割込
みを行うためには、種々の制御ノξラメータを有する多
数の割込み処理ルーチンが必要である。従って、割込み
要求を検出してから割込みを行なうまでに相当な時間が
かかる。この時間は、実行されているプログラム中にど
のような割込みが行なわれるかに応じて変動する。
みを行うためには、種々の制御ノξラメータを有する多
数の割込み処理ルーチンが必要である。従って、割込み
要求を検出してから割込みを行なうまでに相当な時間が
かかる。この時間は、実行されているプログラム中にど
のような割込みが行なわれるかに応じて変動する。
適切な制御ノクラメータから成る通常の割込み処理ルー
チンやロード解除ルーチンを用いて、主プログラムから
分岐し、また復帰するためには４Ｑｌｔｓ必要である。
チンやロード解除ルーチンを用いて、主プログラムから
分岐し、また復帰するためには４Ｑｌｔｓ必要である。
従って通常のマイクロ・プロセッサは、印字速度が比較
的遅い印字様式には対応できるが、以上に述べたような
印字速度が極めて高速な状況では、求められる短い時間
内に割込みを行なうことができない。つまり、通常のプ
ロセッサは、印字装置の個々の部材、例えばマトリクス
印字ヘッド、種々の位相数を有するステップ・モータ、
タイミング・ディスクを有する直流モを適切な時間内に
制御することができない。適切な時間内に制御するとは
、割込み要求を検出した後、プロセッサが６／ｌｓ以内
に割込みを行うことを意味する。上述の状況では％６／
ｉｓ以内に割込みが実施される時にのみ、文字は視覚的
に良好な書体で印字さハ、る。
的遅い印字様式には対応できるが、以上に述べたような
印字速度が極めて高速な状況では、求められる短い時間
内に割込みを行なうことができない。つまり、通常のプ
ロセッサは、印字装置の個々の部材、例えばマトリクス
印字ヘッド、種々の位相数を有するステップ・モータ、
タイミング・ディスクを有する直流モを適切な時間内に
制御することができない。適切な時間内に制御するとは
、割込み要求を検出した後、プロセッサが６／ｌｓ以内
に割込みを行うことを意味する。上述の状況では％６／
ｉｓ以内に割込みが実施される時にのみ、文字は視覚的
に良好な書体で印字さハ、る。
現在までのところ、通常のプロセッサで迅速に割込みを
行なうには、多数のプロセッサを並列に接続して使用す
る以外方法がない。しかしこの方法を用いれば、それに
伴うコストも相当なものになる。
行なうには、多数のプロセッサを並列に接続して使用す
る以外方法がない。しかしこの方法を用いれば、それに
伴うコストも相当なものになる。
従って本発明の基本的な課題は、割込み要求を検出した
時、迅速に、つまり先に説明した短い時間内に割込みを
行うことのできる方法を提供し、さらにこの方法を実施
する装置を提供することである。
時、迅速に、つまり先に説明した短い時間内に割込みを
行うことのできる方法を提供し、さらにこの方法を実施
する装置を提供することである。
本発明によればこの課題は、特許請求の範囲第１項に記
１伐した特徴によって解決される。
１伐した特徴によって解決される。
本発明による方法を実施するだめの装置は、特許請求の
範囲第２項に記載されている。この方法および装置によ
れば、実際のプログラムの実行を最大５μｓ中断させる
だけで、割込みを行うことができる。、５μｓとは、割
込み要求を検出してからデータ転送が終るまでの時間で
ある。
範囲第２項に記載されている。この方法および装置によ
れば、実際のプログラムの実行を最大５μｓ中断させる
だけで、割込みを行うことができる。、５μｓとは、割
込み要求を検出してからデータ転送が終るまでの時間で
ある。
従って、印字速度が極めて速い記録ないし印字装置の個
々の部材を、適切な時間に制御することができる。つま
り、迅速に、しかも適切な時間内にデータを転送するこ
とができる。
々の部材を、適切な時間に制御することができる。つま
り、迅速に、しかも適切な時間内にデータを転送するこ
とができる。
本発明の別の利点は、実行中のプログラムに命令を挿入
するという機能が、他の目的に利用できることである。
するという機能が、他の目的に利用できることである。
次に図面により実施例について本発明の詳細な説明する
。
。
図には、プロセッサＰの構成素子のうち、本発明の理解
に不可欠なものだけを示しである。
に不可欠なものだけを示しである。
その中で、プロセッサＰの本質的な構成素子は、制御装
ｆｔ５Ｔと外部プログラム・メモリＥ Ｉ） Ｓである
。その他には本発明の方法を実施するために、割込みマ
ルチプレクサＵＭＸ 、循環カラ（９） ７７０２１割込みレジスタＵＲ，プログラム拳レジスタ
ＰＲ，マルチバイブレータＵ２．Ｐ２を有するアＰレス
中間レジスタＡＺＲ、マルチバイブレータＵ３．Ｐ３を
有するアドレス・レジスタＡ４．この装置全体の制御プ
ログラムを有するプログラム・メモリＰＳ、ステータス
（状態表示）ψレジスタＳ、および命令カウンタＩＺが
設けられている。ステータス・レジスタＳはマルチバイ
ブレータＵ １およびＰｌから成っている。こｈ、らの
回路素子はノぐスＢを介して、または種々の制御線路に
より接続されている。
ｆｔ５Ｔと外部プログラム・メモリＥ Ｉ） Ｓである
。その他には本発明の方法を実施するために、割込みマ
ルチプレクサＵＭＸ 、循環カラ（９） ７７０２１割込みレジスタＵＲ，プログラム拳レジスタ
ＰＲ，マルチバイブレータＵ２．Ｐ２を有するアＰレス
中間レジスタＡＺＲ、マルチバイブレータＵ３．Ｐ３を
有するアドレス・レジスタＡ４．この装置全体の制御プ
ログラムを有するプログラム・メモリＰＳ、ステータス
（状態表示）ψレジスタＳ、および命令カウンタＩＺが
設けられている。ステータス・レジスタＳはマルチバイ
ブレータＵ １およびＰｌから成っている。こｈ、らの
回路素子はノぐスＢを介して、または種々の制御線路に
より接続されている。
次に各回路素子の機能を説明する。 −循環し・ジスタ
Ｕ Ｚは、プロセッサＰのクロック・ノξルスにより、
所定のクロック周波数で制画さハ、る。循環カウンタＵ
Ｚは３１１ ｉ Ｌカウンタであり、周期的に０〜７
のアドレスを形成する。
Ｕ Ｚは、プロセッサＰのクロック・ノξルスにより、
所定のクロック周波数で制画さハ、る。循環カウンタＵ
Ｚは３１１ ｉ Ｌカウンタであり、周期的に０〜７
のアドレスを形成する。
割込みマルチプレクサＵ Ｍ Ｘの８つの入力側には、
割込み要求を通報するだめの線路が接続さｈ、ている。
割込み要求を通報するだめの線路が接続さｈ、ている。
割込みレジスタＵ Ｒおよびプロゲラムレジス（１０）
タＰＲは８つの階位置を有し、それらばＯから７−１で
の優先順位に従って配列されている。最も優先順位の高
いのはＯの階位置である。
の優先順位に従って配列されている。最も優先順位の高
いのはＯの階位置である。
プログラム・レジスタＰ Ｒ，の中にあるビット。
所謂Ｉ）ビットは、外部プログラム・メモリＥＰＳに記
憶され、ているプログラムによってセットあるいは消去
さり、る。
憶され、ているプログラムによってセットあるいは消去
さり、る。
割込みマルチプレクサＵ Ｍ Ｘの入力側は、割込み要
求の有無を検知するため、循環カウンタＵ Ｚ Ｋより
周期的に探索される。入力側の１つに割込み要求がある
と、それは循環カウンタＵ７゜中の所定アドレスで発見
される。この場合、所謂Ｕビットが、アドレスに相応す
る割込みレジスタＵ Ｒの階位置に書込まれる。
求の有無を検知するため、循環カウンタＵ Ｚ Ｋより
周期的に探索される。入力側の１つに割込み要求がある
と、それは循環カウンタＵ７゜中の所定アドレスで発見
される。この場合、所謂Ｕビットが、アドレスに相応す
る割込みレジスタＵ Ｒの階位置に書込まれる。
循環カウンタＵ Ｚはまた、ＵビットないしＰビットを
捜して、割込みレジスタＵ Ｒおよびプログラム・レジ
スタＰＲの階位置をも周期的に探索する。
捜して、割込みレジスタＵ Ｒおよびプログラム・レジ
スタＰＲの階位置をも周期的に探索する。
循環カウンタＵ Ｚが、所定のアドレスで割込みレジス
タＵ Ｒ，の中にＵビットを発見すると、（１１） このアドレスはアドレス中間レジスタＡ ７． Ｒ，に
書込−！、ハ、る。この時割込みレジスタ中のＵビット
（ｄ消去さ−）１．、ｌ）ビットとしてプログラム・レ
ジスタＩ’ Ｉ＋、の相応する階位置に書込まｈ、る。
タＵ Ｒ，の中にＵビットを発見すると、（１１） このアドレスはアドレス中間レジスタＡ ７． Ｒ，に
書込−！、ハ、る。この時割込みレジスタ中のＵビット
（ｄ消去さ−）１．、ｌ）ビットとしてプログラム・レ
ジスタＩ’ Ｉ＋、の相応する階位置に書込まｈ、る。
アドレス中間レジスタＡ ７． Ｒ，に所属するマルチ
バイブレータ１１２は１にセットさり、る。
バイブレータ１１２は１にセットさり、る。
循環カウンタ＋＋７．が所定アドレスでプログラム・レ
ジスタｌ” １１．の中に■）ビットを見つけると、こ
のアドレスはアドレス中間レジスタΔＺ Ｒに訃込−４
ｈ−、所属のマルチバイブレータＰ２が１にセットさ力
、る。
ジスタｌ” １１．の中に■）ビットを見つけると、こ
のアドレスはアドレス中間レジスタΔＺ Ｒに訃込−４
ｈ−、所属のマルチバイブレータＰ２が１にセットさ力
、る。
ステータス・レジスタＳは、探索過程の種々の状態を表
示する。この状態（／（ついては、各種の探索の結果と
関連して後で詳しく説明する。
示する。この状態（／（ついては、各種の探索の結果と
関連して後で詳しく説明する。
アドレス中、１１ルジスタＡ Ｚ ｒ＜、は當に、命令
カウンタｌ Ｚのアドレス、つ才りプロセッサがその次
に処理中るプログラム１砦位面を記憶している。アドレ
ス中１ｔ１］し・ジスタＡ Ｚ １１．に所属するマル
チバイブレータ１，１２およびＰ ２は、アドレス中１
１１ルジスタＡ ７．１１．に記憶されているアドレス
（１２） が割込み要求に対応するか（マルチバイブレータＬｌ
２ ）、そｈ、ともプログラム・ステップに対応するか
（マルチバイブレータ■゛２）を表示し、またこｈ、ら
アドレスシバ有効であるかどうかも表示する。マルチバ
イブレータＵ ２ 、 Ｐ ２が共にゼロにセットさ力
、でいる場合、それはアドレス中間レジスタＡ Ｚ Ｒ
ＫＲａ・ｉホさハでいるアドレスが有効ではないことを
表している。循環カウンタＵＺ中にあるアドレスのアド
レス中間レジスタＡ、ＺＲへの書込み、およびマルチノ
ぐイブレータＵ２．Ｐ２のセットは、プログラム・メモ
リＰＳの中に記憶さ力、でいる制御プログラムにより制
御される。
カウンタｌ Ｚのアドレス、つ才りプロセッサがその次
に処理中るプログラム１砦位面を記憶している。アドレ
ス中１ｔ１］し・ジスタＡ Ｚ １１．に所属するマル
チバイブレータ１，１２およびＰ ２は、アドレス中１
１１ルジスタＡ ７．１１．に記憶されているアドレス
（１２） が割込み要求に対応するか（マルチバイブレータＬｌ
２ ）、そｈ、ともプログラム・ステップに対応するか
（マルチバイブレータ■゛２）を表示し、またこｈ、ら
アドレスシバ有効であるかどうかも表示する。マルチバ
イブレータＵ ２ 、 Ｐ ２が共にゼロにセットさ力
、でいる場合、それはアドレス中間レジスタＡ Ｚ Ｒ
ＫＲａ・ｉホさハでいるアドレスが有効ではないことを
表している。循環カウンタＵＺ中にあるアドレスのアド
レス中間レジスタＡ、ＺＲへの書込み、およびマルチノ
ぐイブレータＵ２．Ｐ２のセットは、プログラム・メモ
リＰＳの中に記憶さ力、でいる制御プログラムにより制
御される。
アドレスを有している。アドレス・レジスタＡＩＬに所
属するマルチバイブレータ［Ｊ３．ｒ’３は、アドレス
・レジスタＡ、 Ｒの中に記憶されているアドレスが割
込み要求に対応するか（マルチ、ＳイブレータＵ３）、
そハ、ともプログラム・ステップに対応するか（マルチ
バイブレータ■〕３）を表示（１３） する。
属するマルチバイブレータ［Ｊ３．ｒ’３は、アドレス
・レジスタＡ、 Ｒの中に記憶されているアドレスが割
込み要求に対応するか（マルチ、ＳイブレータＵ３）、
そハ、ともプログラム・ステップに対応するか（マルチ
バイブレータ■〕３）を表示（１３） する。
プロセッサがすべての命令を実行し終えると、制御装置
Ｓ Ｔの肯定応答ノξルスにより、実際の命令カウンタ
アドレスがＩＩビットおよび［）ビットド共（ｌこ、マ
ルチバイブレータＵ２．Ｐ２を有するアドレス中間レジ
スタＡ ７． Ｒ，からマルチノＳイブｖ −夕＋１３
、 ｐ３ヲ有するアドレス・レジスタＡＲ５へ転送さ
ｈ、出す。
Ｓ Ｔの肯定応答ノξルスにより、実際の命令カウンタ
アドレスがＩＩビットおよび［）ビットド共（ｌこ、マ
ルチバイブレータＵ２．Ｐ２を有するアドレス中間レジ
スタＡ ７． Ｒ，からマルチノＳイブｖ −夕＋１３
、 ｐ３ヲ有するアドレス・レジスタＡＲ５へ転送さ
ｈ、出す。
ア１さレス中［Ｆｉ］レジスタＡ Ｚ Ｒ，と２つのマ
ルチバイブレータ［Ｊ ２ 、 Ｐ ２はラッチ回路と
して動作する。つ寸り、アドレス中間レジスタＡ、 Ｚ
Ｒとマルチバイブレータ１１２．Ｉ）２は、系のクロ
ック・ノξルスの後縁から次のクロック・ノξルスの前
縁１で透過性を保っている。すなわち、実際の命令カウ
ンタアドレスはＩＪビットないしＰビットと共に、クロ
ック周期の始めから、アドレス・レジスタＡＩ（、およ
びマルチバイブレータＵ３゜１）３への転送のため準備
状態にある。
ルチバイブレータ［Ｊ ２ 、 Ｐ ２はラッチ回路と
して動作する。つ寸り、アドレス中間レジスタＡ、 Ｚ
Ｒとマルチバイブレータ１１２．Ｉ）２は、系のクロ
ック・ノξルスの後縁から次のクロック・ノξルスの前
縁１で透過性を保っている。すなわち、実際の命令カウ
ンタアドレスはＩＪビットないしＰビットと共に、クロ
ック周期の始めから、アドレス・レジスタＡＩ（、およ
びマルチバイブレータＵ３゜１）３への転送のため準備
状態にある。
この構成により、命令カウンタＴＺの１つによってア１
δレス指定さハ、る次の実際の命令のだ（１４） めに、Ｕピッ）・ないしＰビットが循環カウンタＵ Ｚ
の中にある相応のアドレスにより、２つのし・クスタ■
月％、ＰＲの有効なプログラム贈位面かう、命令カウン
タ丁Ｚの１つに対して読出されるようになる。
δレス指定さハ、る次の実際の命令のだ（１４） めに、Ｕピッ）・ないしＰビットが循環カウンタＵ Ｚ
の中にある相応のアドレスにより、２つのし・クスタ■
月％、ＰＲの有効なプログラム贈位面かう、命令カウン
タ丁Ｚの１つに対して読出されるようになる。
アドレス・レジスタＡｌｌ、の中にある命令カウンタア
ドレスにより、並列動作する８つの命令カウンタ■Ｚの
１つがアドレス７捷さｈ、る。各命令カウンタＩ ７．
は常に命令アドレスを有し、この命令アドレスにより、
命令カウンタＩＺがアドレス指定さｈ、るとすぐに、外
部プログラム・メモＩＪ ＥＰ Ｓの中にある次の命令
がアドレス指定される。この命令は、アドレス・レジス
タＡ １１．に所属中る２つのマルチバイブレータ０３
゜Ｐ３の１つがＩＶＣセットさ−ねだ時にのみ、処理の
ためにプロセッサＰの中に読込−！れる。
ドレスにより、並列動作する８つの命令カウンタ■Ｚの
１つがアドレス７捷さｈ、る。各命令カウンタＩ ７．
は常に命令アドレスを有し、この命令アドレスにより、
命令カウンタＩＺがアドレス指定さｈ、るとすぐに、外
部プログラム・メモＩＪ ＥＰ Ｓの中にある次の命令
がアドレス指定される。この命令は、アドレス・レジス
タＡ １１．に所属中る２つのマルチバイブレータ０３
゜Ｐ３の１つがＩＶＣセットさ−ねだ時にのみ、処理の
ためにプロセッサＰの中に読込−！れる。
次に、各種プログラムが実行さね−でいる際に割込み要
求が出た場合について、本発明による装置の動作を説明
する。
求が出た場合について、本発明による装置の動作を説明
する。
割込みを行なうために、実行中の実際のプロ（１５）
ダラムに付＋ｌｔｌ的な命令が挿入される。この動作は
、アドレス指定可能な命令カウンタＩＺを切換えること
により行なわｈる。命令カウンタ丁７゜（／ｉ、引き続
きプログラムを処理す、ろためプロセッサＰに読込捷れ
る命令を、外部プログラム・メモ！Ｊ ＋４ Ｐ Ｓの
中で歩進的にアドレス指定する。
、アドレス指定可能な命令カウンタＩＺを切換えること
により行なわｈる。命令カウンタ丁７゜（／ｉ、引き続
きプログラムを処理す、ろためプロセッサＰに読込捷れ
る命令を、外部プログラム・メモ！Ｊ ＋４ Ｐ Ｓの
中で歩進的にアドレス指定する。
各プログラムの開始時に、リセット命令により１．ｉ：
１１込みし、クスタＵ Ｒ，とプログラム・レジスタｌ
’ １１．の中にあるすべてのビットが消去される。
１１込みし、クスタＵ Ｒ，とプログラム・レジスタｌ
’ １１．の中にあるすべてのビットが消去される。
この後にはビットの書込みは行なわれない。同時に、ス
テータス・レジスタＳのマルチバイブレータＩｌｌ、Ｉ
）ｌおよび命令カウンタ■Ｚがゼロにセントさ力、る。
テータス・レジスタＳのマルチバイブレータＩｌｌ、Ｉ
）ｌおよび命令カウンタ■Ｚがゼロにセントさ力、る。
プログラム・メモリＴ） Ｓの制御プログラムにより、
プログラム・レジスタＰ Ｒ，の最も号先度の高い贈位
面（優先贈位面０）ＶＣＰビットが書き込１Ｊ１１、プ
ログラムが開始する。リセット命令か除去さｈた後、ス
テータス・レジスタＳのマルチＳイブレータ１．＋ １
、 Ｐ ｌがゼロにセットさり、、ゝ１）ビットおよ
びＩ゛ビツト探索の状態を（１６） 表示する。
プログラム・レジスタＰ Ｒ，の最も号先度の高い贈位
面（優先贈位面０）ＶＣＰビットが書き込１Ｊ１１、プ
ログラムが開始する。リセット命令か除去さｈた後、ス
テータス・レジスタＳのマルチＳイブレータ１．＋ １
、 Ｐ ｌがゼロにセットさり、、ゝ１）ビットおよ
びＩ゛ビツト探索の状態を（１６） 表示する。
循環カウンタＵ Ｚが、割込みし、ジスタＵＲないしプ
ログラム・レジスタＰＲの中でＵビットないしＩ）ビッ
トを発見すると、ステータス・レジスタＳの相応するマ
ルチバイブレータＵ １ ないしＰ １が１にセットさ
れる。この後、それ以上のビット探索は行なわハ、々い
。
ログラム・レジスタＰＲの中でＵビットないしＩ）ビッ
トを発見すると、ステータス・レジスタＳの相応するマ
ルチバイブレータＵ １ ないしＰ １が１にセットさ
れる。この後、それ以上のビット探索は行なわハ、々い
。
循環レジスタＵ Ｚがアドレス７からアドレスＯｆ移行
する時（オー・々フローする除）、事前に割込みレジス
タＵ ｎ、の中にＵビットが発見されていない時は、ス
テータス・し・ジスタＳのマルチノミイブレータＰ１が
ゼロにセットされ、ＵビットとＰビットの探索過程がア
ドレス０から再開さｈ４る。事前にＵビットが発見さｈ
、でいる場合は、制御装置ＳＴが肯定応答・？ルスを発
生した後になって、アドレス０からの探索が始まる。つ
まり、肯定応答・ξルスば、循環カウンタ１、＋ ７．
がオーツζフローする前に発生さハロなければならない
。
する時（オー・々フローする除）、事前に割込みレジス
タＵ ｎ、の中にＵビットが発見されていない時は、ス
テータス・し・ジスタＳのマルチノミイブレータＰ１が
ゼロにセットされ、ＵビットとＰビットの探索過程がア
ドレス０から再開さｈ４る。事前にＵビットが発見さｈ
、でいる場合は、制御装置ＳＴが肯定応答・？ルスを発
生した後になって、アドレス０からの探索が始まる。つ
まり、肯定応答・ξルスば、循環カウンタ１、＋ ７．
がオーツζフローする前に発生さハロなければならない
。
プログラム・レジスタＰ Ｉｔの実際のプロゲラ（１７
） ム階位面は、循環カウンタＵ Ｚの中にあるアドレスが
、実際の命令カウンタアドレストシテ、最初に発見され
たＰビットと共に、贈位面ゼロからアドレス中間レジス
タに書込まね、ることによって検出される。その際、ア
ドレス中間し、ジスタＡ Ｚ ｎ、に所属するマルチバ
イブレータＰ２と、ステータス・レジスタＳのマルチバ
イブレータｌ’ｌ とは同時に１にセットさり、る。
） ム階位面は、循環カウンタＵ Ｚの中にあるアドレスが
、実際の命令カウンタアドレストシテ、最初に発見され
たＰビットと共に、贈位面ゼロからアドレス中間レジス
タに書込まね、ることによって検出される。その際、ア
ドレス中間し、ジスタＡ Ｚ ｎ、に所属するマルチバ
イブレータＰ２と、ステータス・レジスタＳのマルチバ
イブレータｌ’ｌ とは同時に１にセットさり、る。
この時ステータス・レジスタＳは、″Ｐビット発見、Ｉ
Ｉヒツト探索中“の状態を表示している。■にセットさ
シ１だマルチバイブレータＰ２ば、アドレス中間レジス
タＡ ７． Ｒ，の中にあるアドレスが有効であり、プ
ログラム・ステップに相応していることを表示している
。
Ｉヒツト探索中“の状態を表示している。■にセットさ
シ１だマルチバイブレータＰ２ば、アドレス中間レジス
タＡ ７． Ｒ，の中にあるアドレスが有効であり、プ
ログラム・ステップに相応していることを表示している
。
その次にアドレス７捷でのＩｌｌ負方向泪数左行なわ力
、る際、循環カウンタＵ ７．が割込みレジスタの中Ｖ
Ｃｔ、＋ビットを発見しない場合は、アドレス７からア
ｌ−″レス０へ移行する時（オーバフローの除）にマル
チバイブレータＰｌはゼロにリセットされる。この場合
、ＩＪビットおよびＩ）ピッ（１８） トの探索が再開さ灼、る。
、る際、循環カウンタＵ ７．が割込みレジスタの中Ｖ
Ｃｔ、＋ビットを発見しない場合は、アドレス７からア
ｌ−″レス０へ移行する時（オーバフローの除）にマル
チバイブレータＰｌはゼロにリセットされる。この場合
、ＩＪビットおよびＩ）ピッ（１８） トの探索が再開さ灼、る。
循環カウンタＵ Ｚが、プログラム・レジスタＰＲ，の
中で既にＰピットが発見されているアドレスから、アド
レス７まで順方向計数を行ない、割込みレジスタＵＫの
中にＵビットを発見した場合、循環カウンタＵＺの中に
あるアドレスは、実際の命令カウンタアドレスとしてア
ドレス中間レジスタＡＺＲの中に書込まれる。この時、
割込みレジスタＵ Ｒの中に発見されたＵビットは消去
され、プログラム・レジスタＰＲの同じ階位置に書込ま
れたＰビットと置換される。その際、アドレス中間レジ
スタＡＺＲに所属するマルチノ々イブレータＵ２と、ス
テータス・レジスタＳのマルチバイブレータＵ１は同時
に１にセットされる（マルチノぐイブレータＰ１は事前
に１にセットされている）にの時ステータス・レジスタ
Ｓは、ゝＵビット発見、停止、肯定応答待チ“という状
態を表示する。１にセットされたマルチバイブレータＵ
２は、アドレス中間レジスタＡＺＩ’ｔの中にあるアド
レスが有効であり、；す１］込み要求に相応しているこ
とを表示する。
中で既にＰピットが発見されているアドレスから、アド
レス７まで順方向計数を行ない、割込みレジスタＵＫの
中にＵビットを発見した場合、循環カウンタＵＺの中に
あるアドレスは、実際の命令カウンタアドレスとしてア
ドレス中間レジスタＡＺＲの中に書込まれる。この時、
割込みレジスタＵ Ｒの中に発見されたＵビットは消去
され、プログラム・レジスタＰＲの同じ階位置に書込ま
れたＰビットと置換される。その際、アドレス中間レジ
スタＡＺＲに所属するマルチノ々イブレータＵ２と、ス
テータス・レジスタＳのマルチバイブレータＵ１は同時
に１にセットされる（マルチノぐイブレータＰ１は事前
に１にセットされている）にの時ステータス・レジスタ
Ｓは、ゝＵビット発見、停止、肯定応答待チ“という状
態を表示する。１にセットされたマルチバイブレータＵ
２は、アドレス中間レジスタＡＺＩ’ｔの中にあるアド
レスが有効であり、；す１］込み要求に相応しているこ
とを表示する。
循環カウンタＵＺの順方向計数により、割込みレジスタ
Ｕ ｒｔの中にＵビットが発見された場合、事前にＩ〕
ビットが発見されていなくとも、同じ過程が行なわれる
。この時、マルチバイブレータＩＩ ｌが１にセットさ
れていれば、ステータス・レジスタＳばゞ［Ｊビット発
見、停止、肯定応答待ち“の状態を表示する。
Ｕ ｒｔの中にＵビットが発見された場合、事前にＩ〕
ビットが発見されていなくとも、同じ過程が行なわれる
。この時、マルチバイブレータＩＩ ｌが１にセットさ
れていれば、ステータス・レジスタＳばゞ［Ｊビット発
見、停止、肯定応答待ち“の状態を表示する。
ステータス・レジスタＳのマルチノ々イブレータｔ、＋
１とＰｌは、プロセッサＰの制御装置ＳＴが肯定応答
パルスを発生するーまで、ゝＵピット発見、停止、肯定
応答待ち“の状態（Ｕ１＝１または１月およびＩ” に
１）に留まる。（１■Ｊビット発見、停止、肯定応答待
ち“の状態は、循環カウンタＩＪ ７．がアドレス７か
らアドレス０へ移行する時（オーバフローする際）にも
、肯定応答ノξルスの発生前には解除されない。つまり
、１にセットされたマルチバイブレータＰ１ば、事前に
ゼロにセットされることはない。
１とＰｌは、プロセッサＰの制御装置ＳＴが肯定応答
パルスを発生するーまで、ゝＵピット発見、停止、肯定
応答待ち“の状態（Ｕ１＝１または１月およびＩ” に
１）に留まる。（１■Ｊビット発見、停止、肯定応答待
ち“の状態は、循環カウンタＩＪ ７．がアドレス７か
らアドレス０へ移行する時（オーバフローする際）にも
、肯定応答ノξルスの発生前には解除されない。つまり
、１にセットされたマルチバイブレータＰ１ば、事前に
ゼロにセットされることはない。
割込みレジスタＵＲの中にＵビットが、プログラム・レ
ジスタＰＲの中にＰビットが同時に発見された場合、つ
まり、２つのビットが循環カウンタにより同じアドレス
で発見された時には、ＰビットはＵビットより高い優先
度を有することになる。従って最初に、循環カウンタＵ
Ｚ中のアドレスとＰビットとが、アドレス中間レジスタ
ＡＺＲおよびマルチノぐイブレータＰ２に書込まれる。
ジスタＰＲの中にＰビットが同時に発見された場合、つ
まり、２つのビットが循環カウンタにより同じアドレス
で発見された時には、ＰビットはＵビットより高い優先
度を有することになる。従って最初に、循環カウンタＵ
Ｚ中のアドレスとＰビットとが、アドレス中間レジスタ
ＡＺＲおよびマルチノぐイブレータＰ２に書込まれる。
次いでＵビットが消去され、プログラム・レジスタＰ
Ｒ，の同−階位置に書込まれるＰビットと置換えられる
。同時に、循環カウンタＵＺ中のアドレスがＵビットと
共にアドレス中間レジスタＡ ７．１％およびマルチバ
イブレータＵ２の中に書込−１ｈ、る。
Ｒ，の同−階位置に書込まれるＰビットと置換えられる
。同時に、循環カウンタＵＺ中のアドレスがＵビットと
共にアドレス中間レジスタＡ ７．１％およびマルチバ
イブレータＵ２の中に書込−１ｈ、る。
制御装置ＳＴが発生し、かつプロセッサにおける命令処
理の終結を通報する肯定応答ノξルスにより、アドレス
中間レジスタＡＺ凡の中にある命令アドレスはアドレス
・レジスタＡ ７．の中に書込まれる。同時に、アドレ
ス・レジスタＡｌｔ。
理の終結を通報する肯定応答ノξルスにより、アドレス
中間レジスタＡＺ凡の中にある命令アドレスはアドレス
・レジスタＡ ７．の中に書込まれる。同時に、アドレ
ス・レジスタＡｌｔ。
に所属するトリガ回路Ｕ３．Ｐ３は、アドレス中（２１
） 間レジスタＡ ７． ｒｔに所属のマルチバイブレータ
ｔＪ ２ 、 Ｐ ２と同じ値にセットされる。ステー
タス・レジスタＳのマルチノ々イブレータＵ１は、肯定
応答ノξルスによりゼロにセットされ、そのためＵビッ
トの探索過程が循環カウンタＵＲの中にあるアドレスか
ら再開される。
） 間レジスタＡ ７． ｒｔに所属のマルチバイブレータ
ｔＪ ２ 、 Ｐ ２と同じ値にセットされる。ステー
タス・レジスタＳのマルチノ々イブレータＵ１は、肯定
応答ノξルスによりゼロにセットされ、そのためＵビッ
トの探索過程が循環カウンタＵＲの中にあるアドレスか
ら再開される。
アドレス７からアドレスＯへの移行により循環カウンタ
ＩＪ Ｚがオーバフローする際には、マルチバイブレー
タＰ１ もゼロにリセットされる。
ＩＪ Ｚがオーバフローする際には、マルチバイブレー
タＰ１ もゼロにリセットされる。
この時、ＵビットとＰビットの探索が始まる。
クロック周期の開始時に、プロセッサＰに読取られた命
令の処理が始まり、同時に、外部プログラム・メモリＥ
ＰＳからプロセッサＰへ次の命令が読取られる。次に読
取られるこの命令は、活性の命令カウンタ丁Ｚの中にあ
る命令アドレスによりアドレス指定される。活性の命令
カウンタは、アドレス・レノスタＡＲ中の命令力ウンタ
アＩＳレスにより決められる。後続の命令が読取られた
後、命令カウンタアドレスは、活性の命令カウンタ１乙
の中で１だけ増加する。
令の処理が始まり、同時に、外部プログラム・メモリＥ
ＰＳからプロセッサＰへ次の命令が読取られる。次に読
取られるこの命令は、活性の命令カウンタ丁Ｚの中にあ
る命令アドレスによりアドレス指定される。活性の命令
カウンタは、アドレス・レノスタＡＲ中の命令力ウンタ
アＩＳレスにより決められる。後続の命令が読取られた
後、命令カウンタアドレスは、活性の命令カウンタ１乙
の中で１だけ増加する。
（２２）
割込みレジスタＩＪＲおよびプログラム・し、ジスタＴ
’Ｒの中にそれ以上のＵビット、Ｐビットがなければ、
アＰレス中間しジスタＡＺＲ中に書込まれた最後の命令
カウンタアドレスは、そこに留まることになる。その際
、アＰレス中間レジスタＡ ７． Ｔ（、に所属するマ
ルチバイブレータＵ２゜Ｐ２は、プログラム・メモリ中
の制御プログラムによりゼロにセットさｈ５る。そのこ
とにより、アドレス中間レジスタＡＺＲ中のアドレスが
有効ではないことが指示される。
’Ｒの中にそれ以上のＵビット、Ｐビットがなければ、
アＰレス中間しジスタＡＺＲ中に書込まれた最後の命令
カウンタアドレスは、そこに留まることになる。その際
、アＰレス中間レジスタＡ ７． Ｔ（、に所属するマ
ルチバイブレータＵ２゜Ｐ２は、プログラム・メモリ中
の制御プログラムによりゼロにセットさｈ５る。そのこ
とにより、アドレス中間レジスタＡＺＲ中のアドレスが
有効ではないことが指示される。
Ｐビットが、いつもプログラム・レジスタＰＲ中の同じ
階位置に、つまり循環レジスタＵＺの中にある同じアド
レスと共に発見されるならば、−ｙＰレス中間レしスタ
ＡＺＲ中のアドレスは、常に命令力ウンタアＰレスと一
緒にオーバーライドされる。このことは、プログラム・
レジスタＰＩ’ｉＬ中のＰビットが、より高い優先度を
有する階位置で発見されるまで続く。
階位置に、つまり循環レジスタＵＺの中にある同じアド
レスと共に発見されるならば、−ｙＰレス中間レしスタ
ＡＺＲ中のアドレスは、常に命令力ウンタアＰレスと一
緒にオーバーライドされる。このことは、プログラム・
レジスタＰＩ’ｉＬ中のＰビットが、より高い優先度を
有する階位置で発見されるまで続く。
割込み、つまりデータ転送は、割込みレジスタＵ Ｒ，
中のＵビットによりアドレス指定される命令カウンタＩ
７．によって行なわれる。Ｐビットは、プロセッサＰの
中で割込み処理を行なうだめのプログラムを開始させる
。Ｐビットはプログラム・レジスタＰＲの階位置に書込
−！、れ、この階位置では割込みレジスタＵＲ中のＵビ
ットが発見される。
中のＵビットによりアドレス指定される命令カウンタＩ
７．によって行なわれる。Ｐビットは、プロセッサＰの
中で割込み処理を行なうだめのプログラムを開始させる
。Ｐビットはプログラム・レジスタＰＲの階位置に書込
−！、れ、この階位置では割込みレジスタＵＲ中のＵビ
ットが発見される。
プログラム・レジスタＰＲ中のＰビットは、その優先順
位に従って処理される。割込みレジスタ［１１”ｔの中
に多数のＵビットがある場合、それは順序には関係なく
処理される。
位に従って処理される。割込みレジスタ［１１”ｔの中
に多数のＵビットがある場合、それは順序には関係なく
処理される。
ＩＪビットないしＰビットは、ステータス・レジスタＳ
の状態とは無関係に、割込みレジスタＵＲないしプログ
ラム・レジスタＰＲの中にセットさり、る。
の状態とは無関係に、割込みレジスタＵＲないしプログ
ラム・レジスタＰＲの中にセットさり、る。
上述の実施例では、割込みマルチプレクサＵＭ Ｘの入
力側数、つまり割込みレジスタＵ Ｒとプログラム・レ
ジスタＰＲの贈位面数および循環カウンタｔＪＲの循環
アドレス数は、８である。
力側数、つまり割込みレジスタＵ Ｒとプログラム・レ
ジスタＰＲの贈位面数および循環カウンタｔＪＲの循環
アドレス数は、８である。
もちろんこの数は、本発明の範囲内で増やすこともでき
る。
る。
以上で示した実施例は遂次処理形に構成されているが、
並列処理形の装置とすることもできる。この並列処理形
回路においては、入力側に達した割込み要求は、複数の
ゲートから構成される論理回路を介して同時にアドレス
指定される。
並列処理形の装置とすることもできる。この並列処理形
回路においては、入力側に達した割込み要求は、複数の
ゲートから構成される論理回路を介して同時にアドレス
指定される。
図は本発明の実施例のブロック図を示している。
ＵＭＸ・・割込みマルチプレクサ、ＵＺ・・・循環カウ
ンタ、ＵＲ・・・割込みレジスタ、ＰＩ’（・・・プロ
グラム・レジスタ、ＰＳ・・・プログラム・メモリ、Ｓ
・・・制御装置、Ｕｌ〜Ｕ３．ＰＩ〜Ｐ３・・・マルチ
バイブレータ、ＡＺＲ・・アＰレス中間レジスタ、ＡＲ
・・・アドレス・レジスタ、ＩＺ・・命令カウンタ、Ｅ
ＰＳ・・・外部プログラム・メモリ、Ｐ・・・プロセッ
サ。 復代理人 弁理士 矢 野 敏 雄 （２５）
ンタ、ＵＲ・・・割込みレジスタ、ＰＩ’（・・・プロ
グラム・レジスタ、ＰＳ・・・プログラム・メモリ、Ｓ
・・・制御装置、Ｕｌ〜Ｕ３．ＰＩ〜Ｐ３・・・マルチ
バイブレータ、ＡＺＲ・・アＰレス中間レジスタ、ＡＲ
・・・アドレス・レジスタ、ＩＺ・・命令カウンタ、Ｅ
ＰＳ・・・外部プログラム・メモリ、Ｐ・・・プロセッ
サ。 復代理人 弁理士 矢 野 敏 雄 （２５）
Claims (1)
- 【特許請求の範囲】 １ パスおよび側倒線路を介して接続さ′ＦＬだ制御装
置および外部プログラム・メモリを有するプロセッサの
中で、割込み要求を検出した後で迅速に割込みを行なう
高速割込み実施方法において、プログラムを処理中るだ
めの命令の間に割込みを実施、処理するだめの命令を挿
入し、寸だ並列して動作しかつアドレス指定可能な複数
の命令カウンタ（ｒｚ）によりこの命令をアドレス指定
し、さらに命令カウンタ（ＴＺ）を、一方ではプログラ
ムにより、他方では割込み要求の検出によりアドレス指
定することを特徴とする高速割込み実施方法。 ２ パスおよび制御線路を介して接続さね、た制御）装
置および外部プログラム・メモリを有するプロセッサの
中で、割込み要求を検出した後で迅速に割込みを行なう
高速割込み実施装置において、並列して動作しかつアド
レス指定回イ（ヒな命令カウンタ（ＴＺ）が設けらハ、
でおり、割込み要求を伝送する線路が刈込みマルチプレ
クサ（ＩＪＭＸ）の入力側に接続され、丑だ循環カウン
タ（ＬＪ Ｚ ）が設けられており、この循環カウンタ
（ＵＺ）が前記入力側のアドレスを形成し、かつ割込み
要求があった後で割込みマルチプレクサ（ＩＪＭＸ）を
探索し、丑だ割込みレジスタ（ＩＩ Ｉ’Ｌ ）が設け
られており、所定のア・トゞレスで発見された割込み要
求がピッ）（Ｉ＋ビット）の形で割込みレジスタ（１，
Ｊ Ｉ（、）の前記ア１δレスにより定められる階位面
に書込丑れ、寸だプログラム・レジスタ（ＰＲ，）７５
：設けらノ主でおり、この中で外部プログラム・メモリ
（１’： ｌ’ Ｓ ）の中にあるプログラムからの命
令ニよりビット（１）ビット）がセットないし消去さハ
１．循環カウンタ（ＩＪＺ）が、ステータス・レジスタ
（Ｓ）の表示する状、四に依存して、割込みレジスタ（
ＩＪＲ）およびプログラム・レジスタ（ＰＲ）の中に、
セットされたビット（ＵビットおよびＰビット）がある
がどうか探索し、そこでビット（ＵないしＰビット）が
発見さｈ、る循環カウンタ（ＵＺ）のアルレスが、アド
レス中間レジスタ（ＡＺＲ，）に書き込１れ、各命令の
処理終了時にプロセッサ（Ｐ）が、アドレス中間レジス
タ（ＡＺＲ）中のアドレスを（ＡＺ）中のアドレスによ
りアドレス指定すれさらにプログラム・メモリ（ｐ ｓ
）が設けられており、そのプログラムが装置全体を制
御することを特徴とする高速割込み実施装置。 ３ ステータス・レジスタ（Ｓ）が２つのマルチノぐイ
ブレータ（ＵｌおよびＰＩ）がら成る特許請求の範囲第
２項記載の装置。 ４ アドレス中間レジスタ（ＡＺＴ（）に２つのマルチ
バイブレータ（ＵＺおよびＰ２）が、アドレス・レジス
タ（ＡＴ’ｔ）に２つのマルチバイブレータ（＋１３お
よびＰ３）が所属している特許請求の範囲第２項捷たは
第３項記載の装置。 ５ プログラム・メモリ（ＰＳ）がｒ（０Ｍ構造を有し
ている特許請求の範囲第２項〜第４項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3138961A DE3138961C2 (de) | 1981-09-30 | 1981-09-30 | Schaltungsanordnung zur schnellen Ausführung von Unterbrechungen nach Erkennen einer Unterbrechungsanforderung |
| DE3138961.9 | 1981-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868161A true JPS5868161A (ja) | 1983-04-22 |
| JPS6261971B2 JPS6261971B2 (ja) | 1987-12-24 |
Family
ID=6143087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167725A Granted JPS5868161A (ja) | 1981-09-30 | 1982-09-28 | 高速割込み実施装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4499537A (ja) |
| EP (1) | EP0076968B1 (ja) |
| JP (1) | JPS5868161A (ja) |
| DE (1) | DE3138961C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11133943A (ja) * | 1997-10-27 | 1999-05-21 | Hitachi Ltd | データ処理装置及びデータ処理システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265255A (en) * | 1990-09-24 | 1993-11-23 | International Business Machines Corp. | Personal computer system with interrupt controller |
| US6662297B1 (en) * | 1999-12-30 | 2003-12-09 | Intel Corporation | Allocation of processor bandwidth by inserting interrupt servicing instructions to intervene main program in instruction queue mechanism |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074948A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5211736A (en) * | 1975-07-18 | 1977-01-28 | Oki Electric Ind Co Ltd | Data channel control system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3293612A (en) * | 1963-03-28 | 1966-12-20 | Rca Corp | Data processing |
| US3373408A (en) * | 1965-04-16 | 1968-03-12 | Rca Corp | Computer capable of switching between programs without storage and retrieval of the contents of operation registers |
| SE330455B (ja) * | 1969-06-17 | 1970-11-16 | Ericsson Telefon Ab L M | |
| GB1397438A (en) * | 1971-10-27 | 1975-06-11 | Ibm | Data processing system |
-
1981
- 1981-09-30 DE DE3138961A patent/DE3138961C2/de not_active Expired
-
1982
- 1982-09-15 US US06/418,436 patent/US4499537A/en not_active Expired - Fee Related
- 1982-09-28 EP EP82108977A patent/EP0076968B1/de not_active Expired
- 1982-09-28 JP JP57167725A patent/JPS5868161A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074948A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5211736A (en) * | 1975-07-18 | 1977-01-28 | Oki Electric Ind Co Ltd | Data channel control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11133943A (ja) * | 1997-10-27 | 1999-05-21 | Hitachi Ltd | データ処理装置及びデータ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3138961C2 (de) | 1985-12-12 |
| EP0076968B1 (de) | 1985-07-10 |
| US4499537A (en) | 1985-02-12 |
| EP0076968A3 (en) | 1983-05-18 |
| JPS6261971B2 (ja) | 1987-12-24 |
| DE3138961A1 (de) | 1983-04-14 |
| EP0076968A2 (de) | 1983-04-20 |
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