JPH01154762A

JPH01154762A - 印字制御回路

Info

Publication number: JPH01154762A
Application number: JP31333387A
Authority: JP
Inventors: Hidejiro Ueyama; 植山　秀二郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-12-11
Filing date: 1987-12-11
Publication date: 1989-06-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はドツト配列が縦方向に一列または複数列に配列
されたヘッドを有するシリアルドツトマトリックスプリ
ンタにおける印字制御回路に関するものである。

〔従来の技術〕

従来のシリアルドツトマトリックスプリンタにおいて、
モータの移動ピッチと印字ドツトのピッチが相違する場
合には、モータの移動ピッチとドツトピッチの最小公倍
数を用い、あるステップ数内に、何ドツト印字するかを
決定し印字している。

例えば、モータの移動ピッチが１／１８０インチで、印
字文字のドツトピッチが１／１２０インチ、１／１６０
インチ、１／１８０インチ、１７２４０インチ、１／３
２０インチの文字を印字する時のモータの移動ステップ
数とドツト数が整数になる関係、すなわち、モータの移
動ピッチ数とドツト数の関係は下記第１表のようにする
。

第　　　１　　　表この場合、モータがある一定速で移動していることを前
提として印字する、フライング印字方式が採用されてい
る。

フライング印字による印字において、一行内にドツトピ
ッチの相違する文字の印字方法として、−行をワンパス
で印字する場合、印字同期トリガーを出力するタイミン
グは、モータの移動ピッチの整数倍に同期させる必要性
があるため、予め印字するドツトデータをモータの移動
ピッチの整数倍になるように補正して印字する方式、す
なわち、第１表で示すよらな、モータの移動ピッチとド
ツト数の関係を保つ方式か、異なるドツトピッチ毎に複
数回に分けてフライング印字を行う方式が採用されてい
る。

そして、ドツト配列が奇数偶数千鳥列になったヘッドに
おいては、ＣＰＵへの奇数偶数二つの独立した割シ込み
処理ルーチンを設け、印字タイミングを奇数偶数非同期
に設定し印字する方式か、ヘッドのドツト間ピッチを印
字するドツトピッチの種類の最小公倍数で設計すること
により、−行を異々るドツトピッチ毎に、複数回に分け
て、単一の割シ込みで印字する方式が採用されている。

〔発明が解決しようとする問題点〕

上述した従来のフライング印字方式においては、文字を
印字する場合に１モータは、ある一定速で駆動させる必
要性があり、モータの加減速中には印字できないため、
加減速期間が長いと、印字の実行速度が低下するという
問題点があった。

また、七−夕の加減速中に印字させる方式においては、
モータの移動ピッチとドツトのピッチが同一の場合には
、可能であるが、モータの移動ピッチとドツトピッチが
異々る場合には、印字でき々いという問題点があった。

さらに、一行内に、異なるドツトピッチの文字を印字さ
せる場合、フライング印字方式で、ワンパスで印字する
場合、ドツトデータを補正する必要があシ、印字結果が
近似的なものとなることと、ドツトを補正するための手
段が複雑になるという問題点があった。

さらＦｃまた、−行を異方るドツトピッチ毎に印字する
場合、−行の処理時間が、行に混在する異なるドツトピ
ッチが多くなるほど、行を印字する回数が増加するため
、印字の実行速度が低下するという問題点があった。

そして、千鳥配列ヘッドを駆動する場合、ＣＰＵへの単
一割シ込み方式で行うためＫは、ヘッドのドツト間ピッ
チを、異なるドツトピッチの整数倍にする必要があり、
ヘッドの配列に対する柔軟性に欠ける。例えばモータ移
動ピッチが１／ｌｓｏインチの場合、ピン間ピッチを９
／１８０インチに設定するなど、ＣＰＵへの独立した二
つの割り込み処理ルーチンを設けて奇数、偶数独立に制
御する場合においては、ＣＰＵへの、多重割シ込みによ
り、印字処理時間が増加し高速印字が困難であることと
、モータとの印字同期をとるタイミングが難しくなると
いう問題点があった。

〔問題点を解決するための手段〕

本発明の印字制御回路は、ドツト配列が縦方向に一列ま
たは複数列に配列されたヘッドを有するシリアルドツト
マトリックスプリンタにおいて、印字タイミングを制御
する手段を有する第１のＣＰＵと、印字データをイメー
ジバッファに展開する手段を有する第２のＣＰＵと、一
つの基本入力クロックによりモータおよび上記ヘッドを
駆動するタイミングの基本と々る時間を設定するための
ＦＩＦＯレジスタを有する第１のタイマーカウンタと、
この第１のタイマーカウンタの出力パルスをカウントし
上記モータの同期信号を出力する同期信号出力回路と、
印字開始位置までのカウントを行い印字開始トリガーを
出力する印字開始トリガー出力回路と、ドツト間ピッチ
分の距離を遅蔦させ印字開始トリガーを出力する回路と
、印字方向によりドツトを出力するタイミングを決める
ための印字開始トリガーセレクト回路と、上記印字開始
トリガーにより印字タイミングを出力するＦＩＦＯレジ
スタを有する第２のタイマーカウンタと、印字タイミン
グの優先順位を決め、上記第２のＣＰＵＫよシ展開され
た印字データを格納しその第２のＣＰＵとはトライステ
ートパスバッファで接続されたメモリと、印字するため
のデータが格納されている上記メモリからデータを取り
出すためのメモリアドレス生成回路と、このメモリアド
レス生成回路によって取り出されたドツトデータから有
効なドツトデータを取り出す丸めのドツトデータマスク
回路と、このデータマスク回路によって取り出されたド
ツトデータを出力するドツトデータ出力ポートとを備え
、一行内にドツトピッチの相違する印字データが存在し
た場合にもワンパスで印字するとともにモータの加減速
時間においても文字を印字するようにしたものである。

また、本発明の別の発明による印字制御回路は、ドツト
配列が縦方向に一列または複数列に配列されたヘッドを
有するシリアルドツトマトリックスプリンタにおいて、
印字タイミングを制御する手段を有するＣＰＵと、一つ
の基本入力クロックによりそ一夕および上記ヘッドを駆
動するタイミングの基本となる時間を設定するためのＦ
ＩＦＯレジスタを有する第１のタイマーカウンタと、こ
の第１のタイマーカウンタの出力パルスをカウントし上
記モータの同期信号を出力する同期信号出力回路と、印
字開始位ｔまでのカウントを行い印字開始トリガーを出
力する印字開始トリガー出力回路と、ドツト間ピッチ分
の距離を遅蔦させ印字開始トリガーを出力する回路と、
印字方向によりドツトを出力するタイミングを決めるた
めの印字開始トリガーセレクト回路と、上記印字開始ト
リガーにより印字タイミングを出力するＦＩＦＯレジス
タを有する第２のタイマーカウンタと、印字ドツトを格
納するＦＩＦＯレジスタと、このＦＩＦＯレジスタにド
ツトデータを格納する手段と、上記第２のタイマーカウ
ンタからの印字タイミング出力信号により上記ＦＩＦＯ
レジスタから順次印字ドツトデータを取り出しその取り
出されたドツトデータを出力する出力ポートとを備え、
一行内にドツトピッチの相違する印字データが存在した
場合にもワンパスで印字するとともにモータの加減速時
間においても文字を印字するようにしたものである。

〔作用〕

本発明においては、モータの移動ピッチのタイミングと
印字ドツトピッチのタイミングを一つの基本入力クロッ
クを自由なカウント数で分周して生成する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

本発明は、ドツト配列が第１図で示すような、奇数偶数
千鳥配列にガっているヘッドを用い、モータの移動ピッ
チが１／１８０インチで、印字文字のドツトピッチが１
／１２０インチ、１／１６０　インチ、１／１８０イン
チ、１／２４０インチ、１／３２０インチ、１／３６０
インチの文字を印字するシリアルドツトマトリックスプ
リンタの印字制御に実施した。

このとき、すべてのドツトピッチの最大公約数となるド
ツトピッチは１／２８８０インチであり、その印字ドツ
トピッチと最大公約数となるドツトピッチの関係は下記
第２表のようになる。

第　　　２　　表第２図は本発明の一実施例を示すブロック図で、破線で
囲んだＡ部は第１の発明の回路構成を示し、−点鎖線で
囲んだＢ部は第２の発明の回路構成を示す。

図において、１は印字タイミングを制御する手段を有す
るＣＰＵ、２は印字データをイメージバッファに展開す
る手段を有するＣｐｓ、３は一つの基本入力クロックに
よりモータおよびヘッドを駆動するタイミングの基本と
がる時間を設定するためのＦＩＦＯレジスタを有するタ
イマーカウンタ、４はこのタイマーカウンタ３の出力パ
ルスをカウントしモータの同期信号を出力する同期信号
出力回路、５は印字開始位置までのカウントを行い印字
開始トリガーを出力する印字開始トリガー出力回路、６
はドツト間ピッチ分の距離を遅延させ印字開始トリガー
を出力する遅延時間設定回路、Ｔは印字方向によりドツ
トを出力するタイミングを決めるための印字開始トリガ
ーセレクト回路、８゜８は印字開始トリガーにより印字
タイミングを出力するＦＩＦＯレジスタを有するタイマ
ーカウンタ、１０は奇数ビン、偶数ピンの印字タイミン
グが同時に発生した場合にメモリアクセスの優先順位を
決めるためのメモリアクセス優先順位決定回路、１１．
１２はメモリアドレス生成回路、１３はＣＰＵ２により
展開された印字データを格納しそのＣＰＵ２とはトライ
ステートパスバッファ１７で接続されたメモリである。

そして、上記メモリアドレス生成回路１１．１２は印字
するためのデータが格納されているメモリ１３からデー
タを取り出すための回路である。１４はこのメモリアド
レス生成回路１１．１２によって取り出されたドツトデ
ータから有効なドツトデータを取り出すためのドツトデ
ータマスク回路、１５．１６はこのデータマスク回路１
４によって取り出されたドツトデータを出力するドツト
データ出力ポートである。

そして、一行内にドツトピッチの相違する印字データが
存在した場合にもワンパスで印字するとともにモータの
加減速時間においても文字を印字するように構成されて
いる。

なお、ｆｔ）はパスを示し、←）は基本クロック、（ハ
）はモータ同期信号を示す。

１８．１９は印字ドツトデータを格納するＦＩＦＯレジ
スタ、２０．２１はタイマーカウンタ８，９からの印字
タイミング出力信号によりＦＩＦＯレジスタ１８．１９
から順次印字ドツトを取り出しその取り出されたドツト
データを出力するドツトデータ出力ポートである。ここ
で、ＣＰＵ１はＦＩＦＯレジスタ１８．１９にドツトデ
ータを格納する手段を有している。

つぎにこの第２図に示す実施例の動作を説明する。

まず、印字ドツトおよびモータ速度を設定するための基
本クロックを出力するＦＩＦＯレジスタを有するタイマ
ーカウンタ３は、ＦＩＦＯレジスタに書き込まれ九カウ
ント数だけ基本入力クロックをカウントし、カウント終
了後、基本クロックを出力すると同時に、自動的に次の
データで再カウントを開始し、ＦＩＦＯレジスタが空に
なるまで繰り返す。そして、ＣＰＵ１はＦＩＦＯレジス
タに空があれば一行分のデータが終了するまで書き込む
。このと＠、ＦＩＦＯレジスタに書き込むデータの値を
変更することによりモータの速度および印字速度が変更
される。

つぎに、同期信号出力回路４は、タイマーカウンタ３の
基本出力クロックを予め設定されたモータの基本ピッチ
分のカランＦを実行しモータの同期クロックを出力する
。この第２図に示す実施例では第２表で示す１１６′が
設定される。例えば、モータの基本ピッチが１／１６０
インチであれは蟻１８′、１／１２０インチであれば’
２４’を設定すればよいことになる。そして、印字開始
トリガー出力回路５は、タイマーカウンタ３の基本クロ
ックを基に、予め設定された印字開始位置までのクロッ
ク数をカウントし、カウント終了後印字開始トリガーを
出力する。遅延時間設定回路６は、印字開始トリガー出
力回路５のクロックのデータに対し奇数偶数ドツト間ピ
ッチ分の印字起動タイミングの遅延時間のカウントを行
った後に印字開始トリガーを出力する。印字開始トリガ
セレクト回路Ｔは、印字開始トリガー出力回路５および
遅延時間設定回路６の印字開始トリガーを印字方向で奇
数ドツトまたは、偶数ドツト何れかに割り描てる機能を
する。

つぎに、タイマーカウンタ８は、印字開始トリガーセレ
クト回路７で出力される印字開始トリガーにより起動さ
れる、奇数ドツト側の印字タイミングを設定するＦＩＦ
Ｏレジスタを有するタイマーカウンタであり、タイマー
カウンタ３と同様の機能をもち、ＣＰＵ１はＦＩＦＯレ
ジスタに空きがあれば、ドツトピッチデータを書き込み
ＦＩＦＯレジスタのデータにしたがい奇数ドツト側の印
字トリガーを出力する。例えば、印字ドツトのドツトピ
ッチが１／１８０インチであれば１１６′、ＩＡ６０イ
ンチであれば１１８′が設定される。そして、タイマー
カウンタ９は、印字開始トリガーセレクト回路７で出力
される印字開始トリガーにより起動される偶数ドツト側
の印字タイミングを設定するＦＩＦＯレジスタ付きタイ
マーカウンタであり、タイマーカウンタ８と同様の動作
を行う。メモリアクセス優先順位決定回路１０は、タイ
マーカウンタ８゜９で出力された印字トリガーが同時に
発生した時にドツトデータが格納されているメモリ１３
をアクセスするための優先順位を決める機能を持つ。

メモリアドレス生成回路１１は、メモリアクセス優先順
位決定回路１０から出力されたトリガーによりドツトデ
ータをメモリ１３から取り出す奇数ドツト側の、メモリ
アドレス生成回路でラシ、メモリ１３からデータを取り
出す毎に自動的に更新され、メモリ１３の初期のロード
アドレスは、ＣＰＵ２により設定される。

そして、メモリアドレス生成回路１２は、メモリアクセ
ス優先順位決定回路１０から出力されたトリガーにより
ドツトデータをメモリ１３から取り出す偶数ドツト側の
、メモリアドレス生成回路でアシ、メモリアドレス生成
回路１１と同様にメモリ１３からデータを取り出す毎に
自動的に更新され、メモリ１３の初期のロードアドレス
は、ＣＰＵ２により設定される。メモリ１３は、印字デ
ータをイメージバッファに展開するＣＰＵ２により、ト
ライステートパスバッファ１７を通し、印字データが書
き込まれる。ここで、印字データは、印字ドツトデータ
と、ドツトデータが行を印字するドツトデータとして有
効か無効かの情報も格納されている。ドツトデータマス
ク回路１４は、このメモリ１３に格納されている情報と
予めＣＰＵ２で設定されているマスクデータ、例えば、
カラープリンタにおける現在印字するドツトの色情報等
をマスクデータとして設定しておき、マスクデータと一
致しない色であれば、ドツトデータを出力しない等の機
能を行う。ここで、有効なドットデータであれば、奇数
ドツトであれば奇数ドツト出力ポート１５に、偶数ドツ
トであれば偶数ドツト出カポ−）１６にドツトデータが
出力され印字される。

つぎに、Ｂ部におけるＦＩＦＯレジスタ１８は、第２の
発明におけるドツトデータが格納されている奇数側ドツ
トデータ格納用レジスタでｓｂ、ＦＩＦＯレジスタ１９
は偶数側ドツトデータ格納用レジスタである。このＦＩ
ＦＯレジスタ１８．１９に格納されたドツトデータは、
タイマーカウンタは、タイマーカウンタ８，９で出力さ
れる印字トリガーにより順次取り出され、奇数ビンドツ
トデータ出力ポート２０および偶数ビンドツトデータ出
力ポート２１へ出力され印字される。

〔発明の効果〕

以上説明したように、本発明によれば、モータの移動ピ
ッチのタイミングと印字ドツトピッチのタイミングを一
つの基本入力クロックを自由なカウント数で分周して生
成することができるため、基本入力クロックの分周比を
かえるだけで、印字速度を自由に変更できると同時に、
モータの加減速中においても印字することができ印字の
実行効率を上げることができる効果がある。また、モー
タの基本ピッチに対する分局比を変えるだけで、各種の
基本ピッチを持つモータに対応でき、ビン間ピッチの設
定も柔軟性に富み、−行にドツトピッチの相違する文字
が存在した場合においても、ドツトピッチに対するデー
タを設定することにより、ワンパスで印字することがで
きる効果がある。

そして、印字制御はＣＰＵへの割り込み処理を用いない
ため、ソフトウェアの負担が軽減され、印字の高速化が
容易になる効果がある。また第２の発明は、一つのＣＰ
Ｕで構成されるため、二つのＣＰＵ構成の回路に比べ回
路が簡単に々る効果がある。

そして、本発明は、ドツト配列が複数列で構成されたヘ
ッドに対して本、基本的々考え方を利用でき、回路を拡
張することにより容易に対応することが可能である。

【図面の簡単な説明】

第１図は印字ヘッドのドツトが奇数偶数千鳥配列になっ
ている例を示す説明図、第２図は本発明の一実施例を示
すブロック図である。１．２・・・・ｃ　ｐ　ｏ　％　３−・・・タイマーカ
ウンタ、４・・・・同期信号出力回路、５・・・・印字
開始トリガー出力回路、６・・・・遅延時間設定回路、
１・・・・印字トリガーセレクト回路、８．９・・・・
タイマーカウンタ、１０・・・・メモリアクセス優先順
位決定回路、１１．１２・・ｏｓメモリアドレス生成回
路、１３−・・・メモリ、１４・・・・ドツトデータマ
スク回路、１５゜１６・・・・ドツトデータ出力ポート
、１７・・・自トライステートハスバッファ、１８，１
９・・・、ＦＩＦＯレジスタ、２０．２１　・・・・　
ドツトデータ出力ポート。

Claims

【特許請求の範囲】

（１）ドット配列が縦方向に一列または複数列に配列さ
れたヘッドを有するシリアルドットマトリックスプリン
タにおいて、印字タイミングを制御する手段を有する第
１のＣＰＵと、印字データをイメージバッファに展開す
る手段を有する第２のＣＰＵと、一つの基本入力クロッ
クによりモータおよび前記ヘッドを駆動するタイミング
の基本となる時間を設定するためのＦＩＦＯレジスタを
有する第１のタイマーカウンタと、この第１のタイマー
カウンタの出力パルスをカウントし前記モータの同期信
号を出力する同期信号出力回路と、印字開始位置までの
カウントを行い印字開始トリガーを出力する印字開始ト
リガー出力回路と、ドット間ピッチ分の距離を遅延させ
印字開始トリガーを出力する回路と、印字方向によりド
ットを出力するタイミングを決めるための印字開始トリ
ガーセレクト回路と、前記印字開始トリガーにより印字
タイミングを出力するＦＩＦＯレジスタを有する第２の
タイマーカウンタと、印字タイミングの優先順位を決め
、前記第２のＣＰＵにより展開された印字データを格納
し該第２のＣＰＵとはトライステートバスバッファで接
続されたメモリと、印字するためのデータが格納されて
いる前記メモリからデータを取り出すためのメモリアド
レス生成回路と、このメモリアドレス生成回路によつて
取り出されたドットデータから有効なドットデータを取
り出すためのドットデータマスク回路と、このデータマ
スク回路によつて取り出されたドットデータを出力する
ドットデータ出力ポートとを備え、一行内にドットピッ
チの相違する印字データが存在した場合にもワンパスで
印字するとともにモータの加減速時間においても文字を
印字し得るようにしたことを特徴とする印字制御回路。
（２）ドット配列が縦方向に一列または複数列に配列さ
れたヘッドを有するシリアルドットマトリックスプリン
タにおいて、印字タイミングを制御する手段を有するＣ
ＰＵと、一つの基本入力クロックによりモータおよび前
記ヘッドを駆動するタイミングの基本となる時間を設定
するためのＦＩＦＯレジスタを有する第１のタイマーカ
ウンタと、この第１のタイマーカウンタの出力パルスを
カウントし前記モータの同期信号を出力する同期信号出
力回路と、印字開始位置までのカウントを行い印字開始
トリガーを出力する印字開始トリガー出力回路と、ドッ
ト間ピッチ分の距離を遅延させ印字開始トリガーを出力
する回路と、印字方向によりドットを出力するタイミン
グを決めるための印字開始トリガーセレクト回路と、前
記印字開始トリガーにより印字タイミングを出力するＦ
ＩＦＯレジスタを有する第２のタイマーカウンタと、印
字ドットデータを格納するＦＩＦＯレジスタと、このＦ
ＩＦＯレジスタにドットデータを格納する手段と、前記
第２のタイマーカウンタからの印字タイミング出力信号
により前記ＦＩＦＯレジスタから順次印字ドットデータ
を取り出しその取り出されたドットデータを出力する出
力ポートとを備え、一行内にドットピッチの相違する印
字データが存在した場合にもワンパスで印字するととも
にモータの加減速時間においても文字を印字し得るよう
にしたことを特徴とする印字制御回路。