JPS6250063B2 - - Google Patents
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- JPS6250063B2 JPS6250063B2 JP4326082A JP4326082A JPS6250063B2 JP S6250063 B2 JPS6250063 B2 JP S6250063B2 JP 4326082 A JP4326082 A JP 4326082A JP 4326082 A JP4326082 A JP 4326082A JP S6250063 B2 JPS6250063 B2 JP S6250063B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3405—Edge mounted components, e.g. terminals
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は多層混成集積回路装置の改良に関する
多層混成集積回路として周知のものにマイクロ
モジユールがある。マイクロモジユールは複数の
絶縁基板に所望の小型回路素子を組み込みスルー
ホール電極を介して積層したものである。斯るマ
イクロモジユールは小型化は図れるが、組み込み
できる回路素子の制約が大きくすべての回路に適
用できるものではない。またスルーホール電極を
不可欠としているので、製造技術上も量産性に乏
しい。
モジユールがある。マイクロモジユールは複数の
絶縁基板に所望の小型回路素子を組み込みスルー
ホール電極を介して積層したものである。斯るマ
イクロモジユールは小型化は図れるが、組み込み
できる回路素子の制約が大きくすべての回路に適
用できるものではない。またスルーホール電極を
不可欠としているので、製造技術上も量産性に乏
しい。
そこで、多層の簡易化された構造を第1図に示
す。1は混成集積回路基板、2は枠状の離間材、
3は外部リードである。本構造では別々の混成集
積回路基板1に別々の工程で所望の回路を形成し
外部リード3を固着した後、枠状の離間材2で両
基板1,1を一体化するものである。従つてパツ
ケージング上は多層構造と言えるが、回路上に
別々の回路を近接したにすぎない。これは両基板
1を電気的に接続する有効な手段が採り得ないか
らである。
す。1は混成集積回路基板、2は枠状の離間材、
3は外部リードである。本構造では別々の混成集
積回路基板1に別々の工程で所望の回路を形成し
外部リード3を固着した後、枠状の離間材2で両
基板1,1を一体化するものである。従つてパツ
ケージング上は多層構造と言えるが、回路上に
別々の回路を近接したにすぎない。これは両基板
1を電気的に接続する有効な手段が採り得ないか
らである。
本発明は斯点に鑑みてなされ、従来の欠点を大
巾に改善した多層混成集積回路装置を提供するも
のである。以下に第2図および第3図を参照して
本発明の一実施例を詳述する。
巾に改善した多層混成集積回路装置を提供するも
のである。以下に第2図および第3図を参照して
本発明の一実施例を詳述する。
本発明に依る多層混成集積回路装置は、第2図
の如く、複数の混成集積回路基板10と、各基板
10に形成された電極パツド11と、本発明の特
徴とするかぶら状外部リード12より構成され
る。
の如く、複数の混成集積回路基板10と、各基板
10に形成された電極パツド11と、本発明の特
徴とするかぶら状外部リード12より構成され
る。
混成集積回路基板10としては、セラミツクス
等の絶縁物、あるいは表面を酸化したアルミニウ
ム基板を用いる。また設計上必要であればこれら
の基板の組合せでも良い。斯る基板10上には独
自に銅箔による導電路、スクリーン印刷による抵
抗体あるいはトランジスタ、IC等の半導体素子
を付着し所望の回路を形成する。例えば金属基板
10上には電力消費の大きいパワー回路を、絶縁
基板10には高周波回路を形成しても良い。斯る
基板10は別工程で製造され、スルーホール工程
がないので量産できる。
等の絶縁物、あるいは表面を酸化したアルミニウ
ム基板を用いる。また設計上必要であればこれら
の基板の組合せでも良い。斯る基板10上には独
自に銅箔による導電路、スクリーン印刷による抵
抗体あるいはトランジスタ、IC等の半導体素子
を付着し所望の回路を形成する。例えば金属基板
10上には電力消費の大きいパワー回路を、絶縁
基板10には高周波回路を形成しても良い。斯る
基板10は別工程で製造され、スルーホール工程
がないので量産できる。
電極パツド11は基板10の周端部に一定間隔
で設ける。斯る電極パツド11は位置的に対応し
ており前述した導電路の形成の際に同時に作ると
良い。
で設ける。斯る電極パツド11は位置的に対応し
ており前述した導電路の形成の際に同時に作ると
良い。
本発明の最大の特徴はかぶら状外部リード12
………12にある。このリード12………12は
図示の如く先端部二又にしたかぶら状に形成さ
れ、上述した各基板10に対向する電極パツド1
1間に半田付けされる。すなわち両基板10を電
極パツド11が対向する様に配置し、電極パツド
11間に外部リード12………12を配置してホ
ツトプレート上で加熱して半田付けするのであ
る。
………12にある。このリード12………12は
図示の如く先端部二又にしたかぶら状に形成さ
れ、上述した各基板10に対向する電極パツド1
1間に半田付けされる。すなわち両基板10を電
極パツド11が対向する様に配置し、電極パツド
11間に外部リード12………12を配置してホ
ツトプレート上で加熱して半田付けするのであ
る。
斯る本発明の多層混成集積回路装置では、斯る
外部リード12のかぶら状先端部が両基板10,
10の離間手段として働き、両基板10,10を
一定間隔で離間させる。また外部リード12は両
基板10の電気的接続手段としても働き、両基板
10の回路同志の接続を可能にして両者の回路機
能を一体にできる。従つて第3図に示す如く外部
リード12として用いない場合は、先端付近で切
断して除去すると良い。
外部リード12のかぶら状先端部が両基板10,
10の離間手段として働き、両基板10,10を
一定間隔で離間させる。また外部リード12は両
基板10の電気的接続手段としても働き、両基板
10の回路同志の接続を可能にして両者の回路機
能を一体にできる。従つて第3図に示す如く外部
リード12として用いない場合は、先端付近で切
断して除去すると良い。
以上に詳述した如く本発明に依れば、かぶら状
外部リード12によりスルーホール技術を用いず
基板間の電気的接続を行うことができ、回路構成
上も一体化した多層混成集積回路装置を従来の量
産技術により容易に製造できる。また本発明は回
路基板の選択により幅広い回路に適用することが
可能である。更に本発明では外側に露出するのは
基板の裏側であり、平坦できれいであるので樹脂
モールドする必要もなく、放熱板にも直接取付け
できる。
外部リード12によりスルーホール技術を用いず
基板間の電気的接続を行うことができ、回路構成
上も一体化した多層混成集積回路装置を従来の量
産技術により容易に製造できる。また本発明は回
路基板の選択により幅広い回路に適用することが
可能である。更に本発明では外側に露出するのは
基板の裏側であり、平坦できれいであるので樹脂
モールドする必要もなく、放熱板にも直接取付け
できる。
第1図は従来例を説明する断面図、第2図およ
び第3図は本発明を説明する断面図および上面図
である。 10は混成集積回路基板、11は電極パツド、
12はかぶら状の外部リードである。
び第3図は本発明を説明する断面図および上面図
である。 10は混成集積回路基板、11は電極パツド、
12はかぶら状の外部リードである。
Claims (1)
- 1 複数の混成集積回路基板と、該基板の周端に
設けた複数の電極パツドと、対向した該電極パツ
ドに先端部を固着したかぶら状外部リードとを具
備し、前記基板の離間と両基板の電気的接続を行
うことを特徴とする多層混成集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4326082A JPS58159361A (ja) | 1982-03-17 | 1982-03-17 | 多層混成集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4326082A JPS58159361A (ja) | 1982-03-17 | 1982-03-17 | 多層混成集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58159361A JPS58159361A (ja) | 1983-09-21 |
JPS6250063B2 true JPS6250063B2 (ja) | 1987-10-22 |
Family
ID=12658876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4326082A Granted JPS58159361A (ja) | 1982-03-17 | 1982-03-17 | 多層混成集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58159361A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4862322A (en) * | 1988-05-02 | 1989-08-29 | Bickford Harry R | Double electronic device structure having beam leads solderlessly bonded between contact locations on each device and projecting outwardly from therebetween |
WO1992000603A1 (en) * | 1990-06-26 | 1992-01-09 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
US5296737A (en) * | 1990-09-06 | 1994-03-22 | Hitachi, Ltd. | Semiconductor device with a plurality of face to face chips |
JPH0685161A (ja) * | 1992-09-07 | 1994-03-25 | Hitachi Ltd | 高密度実装型半導体装置 |
US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
JP6523567B1 (ja) * | 2017-07-14 | 2019-06-05 | 新電元工業株式会社 | 電子モジュール |
-
1982
- 1982-03-17 JP JP4326082A patent/JPS58159361A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58159361A (ja) | 1983-09-21 |
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