JPS6242376B2 - - Google Patents
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- JPS6242376B2 JPS6242376B2 JP56188784A JP18878481A JPS6242376B2 JP S6242376 B2 JPS6242376 B2 JP S6242376B2 JP 56188784 A JP56188784 A JP 56188784A JP 18878481 A JP18878481 A JP 18878481A JP S6242376 B2 JPS6242376 B2 JP S6242376B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Description
【発明の詳細な説明】
本発明は、いわゆるTAB（Tape Automated
Bonding）法によつて製造される半導体装置の製
造方法に関するものである。
Bonding）法によつて製造される半導体装置の製
造方法に関するものである。
TAB法は、例えば第１図ａに示す様に、絶縁
性フイルム１に設けられた開孔部２に支持体３に
支えられたリード４を突出させ、このリードの先
端に半導体チツプ５を接続するものである。半導
体チツプとリードとの接続は、通常、金で突起状
に形成したチツプ側の電極と銅に金または錫をメ
ツキすることにより形成されたリードとを、
Au／Auの熱圧着法またはAu／Snの共晶合金法
で接着することにより行なわれる。以上のように
して接続されたチツプを支持体３を一体のまま第
１図ｂのように切断し、これを例えば第２図の様
に、プリント基板６に設けられた貫通孔７に挿入
してリード４の末端を配線８に接続する。この例
では、半導体チツプ５は、リード４に支えられて
宙吊りになるが、例えば第３図に断面図で示した
様に、セラミツク基板９に半導体チツプ５を固着
し、リード４の末端を導伝層１０に接続してもよ
い。導伝層１０はピン１１に接続され、プリント
基板やソケツトに挿入して使用される。
性フイルム１に設けられた開孔部２に支持体３に
支えられたリード４を突出させ、このリードの先
端に半導体チツプ５を接続するものである。半導
体チツプとリードとの接続は、通常、金で突起状
に形成したチツプ側の電極と銅に金または錫をメ
ツキすることにより形成されたリードとを、
Au／Auの熱圧着法またはAu／Snの共晶合金法
で接着することにより行なわれる。以上のように
して接続されたチツプを支持体３を一体のまま第
１図ｂのように切断し、これを例えば第２図の様
に、プリント基板６に設けられた貫通孔７に挿入
してリード４の末端を配線８に接続する。この例
では、半導体チツプ５は、リード４に支えられて
宙吊りになるが、例えば第３図に断面図で示した
様に、セラミツク基板９に半導体チツプ５を固着
し、リード４の末端を導伝層１０に接続してもよ
い。導伝層１０はピン１１に接続され、プリント
基板やソケツトに挿入して使用される。
以上の説明から明らかな様に、支持体３は半導
体チツプの接続や、リードの切断の際のリードの
不整列防止の為に有効である。しかし従来は、第
２図や第３図の様にリードの末端を配線８や導伝
層１０に接続した後もこの支持体をリードに付着
したままであつたので、これが半導体装置の信頼
性を低下させる原因となつていた。即ち、支持体
は、ポリイミド樹脂等の有機物であることが多
く、これは吸湿性があるのでリード間に電気的に
リークが生じるなどの問題があつた。
体チツプの接続や、リードの切断の際のリードの
不整列防止の為に有効である。しかし従来は、第
２図や第３図の様にリードの末端を配線８や導伝
層１０に接続した後もこの支持体をリードに付着
したままであつたので、これが半導体装置の信頼
性を低下させる原因となつていた。即ち、支持体
は、ポリイミド樹脂等の有機物であることが多
く、これは吸湿性があるのでリード間に電気的に
リークが生じるなどの問題があつた。
この問題の対策として第４図ａの様にリード４
の先端に接続した半導体チツプ５を、図中に示し
た破線の部分を切断して第４図ｂの様に支持体３
を残し、しかる後に支持体３を切断除去し、例え
ば第４図ｃの様にリードを成形して、外部端子に
接続する方法がある。この方法によれば支持体が
残らないので上記の様な問題はなくなる。しかし
リードの末端を外部端子に接続する前に支持体を
切断除去してしまうので、リードの曲りなどが生
じ外部端子との接続が困難になる場合があつた。
の先端に接続した半導体チツプ５を、図中に示し
た破線の部分を切断して第４図ｂの様に支持体３
を残し、しかる後に支持体３を切断除去し、例え
ば第４図ｃの様にリードを成形して、外部端子に
接続する方法がある。この方法によれば支持体が
残らないので上記の様な問題はなくなる。しかし
リードの末端を外部端子に接続する前に支持体を
切断除去してしまうので、リードの曲りなどが生
じ外部端子との接続が困難になる場合があつた。
本発明は上記問題点を解消し、リード間の電気
的なリークを防止して半導体装置の信頼性を向上
させ、かつ製造工程中におけるリードの不整列の
発生を防止することのできる半導体装置の製造方
法を提供するものである。
的なリークを防止して半導体装置の信頼性を向上
させ、かつ製造工程中におけるリードの不整列の
発生を防止することのできる半導体装置の製造方
法を提供するものである。
本発明の半導体装置製造方法は絶縁性フイルム
表面に接着されかつ前記フイルムの中央の開孔部
に突出した複数のリードに、半導体チツプの電極
を接続する工程と、前記絶縁性フイルムの一部を
各リードの支持体として一体に残したままリード
を切断する工程と、前記リードの末端を外部端子
に接続する工程と、しかる後に前記支持体を各リ
ード間で切断する工程を含むことを特徴とするも
のである。
表面に接着されかつ前記フイルムの中央の開孔部
に突出した複数のリードに、半導体チツプの電極
を接続する工程と、前記絶縁性フイルムの一部を
各リードの支持体として一体に残したままリード
を切断する工程と、前記リードの末端を外部端子
に接続する工程と、しかる後に前記支持体を各リ
ード間で切断する工程を含むことを特徴とするも
のである。
本発明によれば、各リード間をつないでいた支
持体を各リードの間で切断してしまうので、各リ
ード間に電気的なリークは起らなくなる。また、
前記支持体の切断はリード末端を外部端子に接続
してから行われるので、リードの曲りなどの不整
列は起らなくなる。
持体を各リードの間で切断してしまうので、各リ
ード間に電気的なリークは起らなくなる。また、
前記支持体の切断はリード末端を外部端子に接続
してから行われるので、リードの曲りなどの不整
列は起らなくなる。
以下、本発明の実施例を説明する。
まず、前述の第１図ａのように、ポリイミドな
どの絶縁性フイルム１に設けられた開孔部２に支
持体３に支えられたリード４を突出させる。次い
でこのリード４の先端に半導体チツプ５の突起状
電極（バンプ）を接続する。
どの絶縁性フイルム１に設けられた開孔部２に支
持体３に支えられたリード４を突出させる。次い
でこのリード４の先端に半導体チツプ５の突起状
電極（バンプ）を接続する。
次に、第１図ｂに示すように、前記リード４に
支持体３を一体につけたままで、該リード及び絶
縁フイルムを切断して、リードの付いた個別のチ
ツプにする。このとき、支持体が付いているため
にリードの曲りなどの不整列は発生しない。
支持体３を一体につけたままで、該リード及び絶
縁フイルムを切断して、リードの付いた個別のチ
ツプにする。このとき、支持体が付いているため
にリードの曲りなどの不整列は発生しない。
次に前記チツプ５を前述の第２図におけるプリ
ント基板６の配線８や第３図におけるセラミツク
基板９の導電層１０などに接続する。
ント基板６の配線８や第３図におけるセラミツク
基板９の導電層１０などに接続する。
次に、前記支持体を各リードの間で切断する。
第５図は前記第２図のようにチツプをプリント
基板に連続した場合の部分拡大平面図である。同
図に示すように、支持体３を各リード４の間で切
断して（１２，１２′は切断部を示す）、各リード
間に支持体を通してリーク電流が流れないように
する。
基板に連続した場合の部分拡大平面図である。同
図に示すように、支持体３を各リード４の間で切
断して（１２，１２′は切断部を示す）、各リード
間に支持体を通してリーク電流が流れないように
する。
第３図のようにセラミツク基板にチツプを接続
した場合も、前記と同様に各リード間の支持体を
切断して電気的なリークを防止することができ
る。
した場合も、前記と同様に各リード間の支持体を
切断して電気的なリークを防止することができ
る。
通常、前記支持体にはポリイミド系樹脂を用い
ており、リードはその上にエポキシ系樹脂で接着
されている。この場合は２ワツト程度のYAGレ
ーザーをリード間隔よりも狭いスポツト径に収束
し、リード間を連続的に走査していく事により、
支持体（ポリイミド樹脂）を容易に焼き切る事が
出来る。なお、樹脂を機械的に切断してもよい
が、その場合はリードの曲りを生じやすいため、
前記レーザーによる方法の方が良い。
ており、リードはその上にエポキシ系樹脂で接着
されている。この場合は２ワツト程度のYAGレ
ーザーをリード間隔よりも狭いスポツト径に収束
し、リード間を連続的に走査していく事により、
支持体（ポリイミド樹脂）を容易に焼き切る事が
出来る。なお、樹脂を機械的に切断してもよい
が、その場合はリードの曲りを生じやすいため、
前記レーザーによる方法の方が良い。
以上の様に切断分離されたリードは35μｍ厚×
100μｍ幅の銅で形成されており、通常ワイヤボ
ンデイング法で用いている直径25〜30μｍの金や
アルミニウムの細線に比べ丈夫である。
100μｍ幅の銅で形成されており、通常ワイヤボ
ンデイング法で用いている直径25〜30μｍの金や
アルミニウムの細線に比べ丈夫である。
従つて、振動や衝撃等で曲がることはほとんど
なく、信頼性上の問題はない。
なく、信頼性上の問題はない。
以上詳細に説明した様に、従来のTAB法によ
つて組み立てられた半導体装置は、不要な支持体
を残していたために高い信頼度を維持する事が困
難であつたが、本発明によつて、より高信頼度の
半導体装置を製造することが可能となるととも
に、製造工程中でのリードの不整列も防止するこ
とができた。
つて組み立てられた半導体装置は、不要な支持体
を残していたために高い信頼度を維持する事が困
難であつたが、本発明によつて、より高信頼度の
半導体装置を製造することが可能となるととも
に、製造工程中でのリードの不整列も防止するこ
とができた。
第１図ないし第３図及び第５図は本発明の半導
体装置の製造方法を説明するための図であり、第
１図ａ，ｂ及び第２図は斜視図、第３図は断面
図、第５図は部分拡大平面図である。第４図は従
来技術を説明するための図で、第４図ａ，ｂは平
面図、第４図ｃは断面図である。なお、第４図
ａ，ｂの上下左側のリードは一部省略してある。 １……絶縁性フイルム、２……開孔部、３……
支持体、４……リード、５……半導体チツプ、６
……プリント基板、７……貫通孔、８……配線、
９……セラミツク基板、１０……導伝層、１１…
…ピン、１２，１２′……支持体の切断部。
体装置の製造方法を説明するための図であり、第
１図ａ，ｂ及び第２図は斜視図、第３図は断面
図、第５図は部分拡大平面図である。第４図は従
来技術を説明するための図で、第４図ａ，ｂは平
面図、第４図ｃは断面図である。なお、第４図
ａ，ｂの上下左側のリードは一部省略してある。 １……絶縁性フイルム、２……開孔部、３……
支持体、４……リード、５……半導体チツプ、６
……プリント基板、７……貫通孔、８……配線、
９……セラミツク基板、１０……導伝層、１１…
…ピン、１２，１２′……支持体の切断部。
Claims (1)
- １ 絶縁性フイルム表面に接着されかつ前記フイ
ルムの中央の開孔部に突出した複数のリードに半
導体チツプの電極を接続する工程と、前記絶縁性
フイルムの一部を各リードの支持体として一体に
残したままリードを切断する工程と、前記リード
の末端を外部端子に接続する工程と、しかる後に
前記支持体をレーザービームを用いて各リードの
間で切断する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188784A JPS5890752A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188784A JPS5890752A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890752A JPS5890752A (ja) | 1983-05-30 |
| JPS6242376B2 true JPS6242376B2 (ja) | 1987-09-08 |
Family
ID=16229726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188784A Granted JPS5890752A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890752A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68910015T2 (de) * | 1988-06-17 | 1994-05-05 | Ngk Insulators Ltd | Struktur mit detailliertem Muster und Herstellungsverfahren. |
| JPH03106740U (ja) * | 1989-12-01 | 1991-11-05 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5187964A (ja) * | 1975-01-31 | 1976-07-31 | Hitachi Ltd | |
| JPS56115550A (en) * | 1980-02-15 | 1981-09-10 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
-
1981
- 1981-11-25 JP JP56188784A patent/JPS5890752A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5187964A (ja) * | 1975-01-31 | 1976-07-31 | Hitachi Ltd | |
| JPS56115550A (en) * | 1980-02-15 | 1981-09-10 | Nec Home Electronics Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890752A (ja) | 1983-05-30 |
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