JPS6239464B2

JPS6239464B2 -

Info

Publication number: JPS6239464B2
Application number: JP53092894A
Authority: JP
Inventors: Tooru Yamakita
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1978-07-28
Filing date: 1978-07-28
Publication date: 1987-08-24
Also published as: JPS5520542A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、電子式金銭登録機等のデータ入力
装置に関する。

〔従来の技術〕

一般に電子式金銭登録機においては、商品の分
類数に対応する数だけの分類指定キーを必要とす
るが、この分類指定キーを無くして置数キーを共
用して分類指定を行なうものがある。

例えば、特開昭50―156340号公報に記載されて
いる技術では、商品分類「26」に対して「500
円」を登録する際には、金額キーMaを操作した
後に、数値キーNKを「５」「０」「０」の順に操
作した後に、金額と分類を区別するための商品コ
ードキーCoを操作し、再び数値キーNKを「２」
「６」の順に操作する。このような操作によつて
「500円」を商品分類「26」へ集計することができ
る。

〔発明が解決しようとする問題点〕

ところで、上述したような入力操作によれば、
金額キーMaを操作したあとに置数キーの位置に
手を戻して金額を入力し、次に商品コードキー
Coを操作した後に再び置数キーの位置に手を戻
して商品分類を入力しており、キーの操作数が多
くなるだけでなく、手の移動回数も増えるため、
キーの操作性が著しく低下する欠点があつた。

この発明は、上記事情に基づいてなされたもの
で、複数桁連続して入力された入力データの上位
の桁もしくは下位の桁を分類データとみなしてこ
の分類データに基づいて分類集計することによつ
て、データのための操作性を向上させたデータ入
力装置を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、複数桁からなるデータを連続して入
力する入力手段と、入力されたデータの最下位桁
を含む特定桁数分のデータもしくは入力されたデ
ータの最上位桁を含む特定桁数分のデータを部門
数等の分類データとし、残余の桁のデータを入力
データとして分離する分離手段と、前記分離され
た入力データを前記分類データに基づいて分類別
に集計する集計手段とよりなる。

〔作用〕

入力手段より入力された一連のデータは、分離
手段によつて予め定められた特定桁数分のデータ
を分類データとみなし、残余の桁を入力データと
みなして自動的に分離され、この分離された入力
データが同じく分類された分離データに基づいて
分類別に集計される。

〔実施例〕

以下、この発明を電子式金銭登録機に適用した
実施例について説明する。

第１図は電子式金銭登録機のキーボード１０を
示すものであり、ここで符号１１は金額等を置数
する置数キー、１２ａは置数訂正を行なうクリア
キー、１２ｂは登録したデータを訂正する訂正キ
ー、１２ｃは値引キー、１２ｄは不加算キー、１
３はトータルを求めるための小計キー、１４は合
計あるいは釣銭を求め、レシートを発行させるた
めのキーである。また、符号１５はモードスイツ
チで「OFF」「登録」「戻し」「設定」「点検」「精
算」の各機能を切換選択する。上記モードスイツ
チ１５において「OFF」は金銭登録機を不使用
状態に置く場合、「登録」は通常の金銭収受操作
を行なう場合、「戻し」は金銭登録機へ登録した
金銭の一部を取消す場合、「点検」は登録データ
をクリアせずに出力する場合、「精算」は登録デ
ータを出力した後にクリアする場合のそれぞれモ
ード指定に使用される。１６は登録キーであり、
置数キー１１で置数されたデータを金額と部門に
分けて、その部門に金額を登録するためのキーで
ある。

第２図は、この発明に係る金銭登録機のシステ
ム構成図であり、図中、符号２１はCPU（中央
処理装置）で、このCPU２１にはメモリ回路２
２がデータバスDBおよび行アドレスRB、列アド
レスCBを介して夫々端子Ｄ，RA，CAに接続さ
れている。上記メモリ回路２２はRAMによつて
構成されており、CPU２１から送られてくる読
み出し／書き込み信号Ｒ／W₂によつて読み出
し／書き込みの指定をうける。また、上記データ
バスDBに接続された定数スイツチ２３はそのオ
ン・オフ状態を検出するための信号を上記CPU
２１の端子MSよりうける。また、上記CPU２１
にはデータバスDBおよび列アドレスCBを介して
Ｉ／Ｏポート２４が接続されており、このＩ／Ｏ
ポート２４にはCPU２１から信号AOが与えられ
る。この信号AOは列アドレスバスCBを介して
Ｉ／Ｏポート２４へ入力されるデータが、列アド
レスとみなされるか、オペレーシヨンとみなされ
るかを判断して切換えるためのものである。上記
Ｉ／Ｏポート２４はその内部に入力用バツフア２
４ａ、表示用バツフア２４ｂ、印字用バツフア２
４ｃを備えている。そして、上記Ｉ／Ｏポート２
４にはキー入力部２５、表示部２６、印字部２７
が接続されている。上記キー入力部２５はキー操
作を行なつた場合、Ｉ／Ｏポート２４からのタイ
ミング信号KPに従つてキー入力信号KIをＩ／Ｏ
ポート２４内の入力用バツフア２４ａへ入力す
る。また、表示部２６はＩ／Ｏポート２４からの
デイジツト信号DGおよびＩ／Ｏポート２４の表
示用バツフア２４ｂ内のデータをデコードしたセ
グメント信号SGに従つて表示動作を行なう。印
字部２７は印字ドラムの印字位置信号ＴをＩ／Ｏ
ポート２４へ送り、この印字位置信号ＴとＩ／Ｏ
ポート２４の印字用バツフア２４ｃ内のデータと
の一致により生じたハンマ駆動信号HDにより、
ハンマを駆動し、レシート用紙ならびにジヤーナ
ル用紙に対する印字を行なつている。また、
CPU２１からの列アドレスCBおよび信号AOは
スピーカ駆動回路２８へ入力される。スピーカ駆
動回路２８はスピーカ２９へスピーカ駆動信号
SDを出力する。

次の第３図により、前記CPU２１の構成につ
いて、その詳細を説明する。図において、符号３
１は各種マイクロ命令を格納した制御部であり、
この制御部３１からは演算用メモリを構成する
RAM３２の被演算数を記憶しているレジスタＡ
〜Ｆの行アドレスを指定する信号SU、演算数を
記憶しているレジスタＡ〜Ｆの行アドレスを指定
する信号FU、被演算数を記憶しているレジスタ
Ａ〜Ｆの列アドレスあるいは処理開始列アドレス
を指定する信号SLおよび演算数を記憶している
レジスタＡ〜Ｆの列アドレスあるいは処理終了列
アドレスを指定する信号FL、数値コード信号
CO、演算命令、転送命令などのオペレーシヨン
コードOP、実行中の自己の次アドレスを指定す
る信号NAが各々バスラインａ〜ｇを介して並列
的に出力される。そして、前記アドレス信号NA
はアドレス変換回路３０を介してバツフア３３に
一時記憶され、また、バツフア３３の出力はアド
レス部３４に入力される。このアドレス部３４は
バツフア３３から入力される信号に従つて、制御
部３１のアドレス指定を行なう。前記オペレーシ
ヨンコードOPはバスラインｆを介してオペレー
シヨンデコーダ３５に入力される。このオペレー
シヨンデコード３５はオペレーシヨンコードOP
をデコードしてタイミング制御回路３６へ与え
る。このタイミング制御回路３６はオペレーシヨ
ンデコーダ３５からの指令およびタイミング信号
発生回路３７から与えられろタイミング信号に従
つて各種の制御信号を出力する。これら制御信号
はゲート回路３８，３９へゲート制御信号として
出力され、カウンタ４０へアツプ／ダウンカウン
ト指令として出力され、一致回路４１へ一致検出
信号として出力され、アダー回路４６へ加算／減
算指令として出力され、アドレス変換回路３０へ
判断指令として出力され、バツフア３３へ読込み
指令信号φｅとして出力され、RAM３２に対し
て読出し／書込み指令Ｒ／W₁として出力され、
さらにメモリ回路２２へ前記読出し／書込み指令
Ｒ／W₂として出力され、またＩ／Ｏポート２４
へ前記信号AOとして出力される。

前記制御部３１から出力される行指定アドレス
SUおよびFUは各々バスラインａ，ｂを介してゲ
ート回路３８へ入力され、このゲート回路３８の
出力はバスラインｈを介してRAM３２の行アド
レス入力端子UAに入力される。また、制御部３
１から出力される列アドレスあるいは処理開始列
アドレスSLおよび列アドレスあるいは処理終了
列アドレスFLはそれぞれバスラインｃ，ｄを介
してゲート回路３９へ入力される。ゲート回路３
９の出力はバスラインｉを介してRAM３２の列
アドレス入力端子LAに入力されると共に、CPU
２１の外部の列アドレスバスCBに列アドレスCA
として出力される。前記ゲート回路３９の出力
は、更にカウンタ４０に入力される。カウンタ４
０は前記アツプ／ダウンカウント指令に従つてカ
ウント動作を行ない、そのカウント値はRAM３
２の列アドレス入力端子LAおよび前記CPU２１
の外部への列アドレスバスCBへ送られるほか
に、一致回路４１の一方の入力端に入力される。
上記一致回路４１の他方の入力端には制御部３１
からバスラインｄに出力された処理終了列アドレ
スFLが入力されている。このため、カウンタ４
０のカウンタ値が処理終了アドレスFLに等しく
なると、前記一致回路４１から一致信号が出力さ
れ、この一致信号がタイミング制御回路３６へ送
られる。このとき、タイミング制御回路３６から
前記信号φｅが出力されるのであつて、これはバ
ツフア３３へ送られ、その結果、アドレス部３４
から次のマイクロ命令を示す信号が出力され、制
御部３１に入る。

一方、演算用メモリであるRAM３２には容量
が16桁のＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのレジスタが設
けられている。これらレジスタＡ〜Ｆの各行は前
記行アドレスFUまたはSUにより指定され、ま
た、各桁は列アドレスFLまたはSLによつて指定
され、さらにデータの読出し／書込みは前記読出
し／書込み指令Ｒ／W₁によつて指定される。こ
のようにしてアドレス指定された演算数、被演算
数あるいは転送のために読み出されたデータは出
力端子ODより並列４ビツトのデータとして出力
され、ゲート回路４２を介してラツチ回路４３，
４４へ送られる。上記ラツチ回路４３の出力はゲ
ート回路４５を介してアダー回路４６の入力端ｂ
に供給されるほかに、バツフア４７へも送られ
る。このバツフア４７は所定のタイミング信号に
より入力信号を読込むもので、その出力は外部の
行アドレスDAとして出力される。また、前記ラ
ツチ回路４４の出力はゲート回路４８を介してデ
ータバスDBに出力されるほかにアダー回路４６
の入力端ａに送られる。アダー回路４６の出力端
ｃから出力されるキヤリー信号はアダー回路４６
の出力端ｄからオア回路４９を介して取出される
データと共にアドレス変換回路３０へ送られる。
また、アダー回路４６の出力端ｄから出力される
前記データは、データバスDBを介して外部から
入力されるデータと共にゲート回路５０へ送ら
れ、また、このゲート回路５０の出力はRAM３
２のデータ入力端IDに送られる。なお、前記ゲ
ート回路３８，３９，４２，４５，４８および５
０は共にタイミング制御回路３６から出力される
信号によつて開閉制御される。また、この実施例
の場合、後述するモード設定操作およびモード指
定操作における各動作時において、前記RAM３
２内のレジスタＡは入力用レジスタとして使用さ
れる。また、レジスタＢは置数用レジスタとして
使用される。

次にモードを「登録」に設定した状態での処理
動作を第４図のフローチヤートを参照しながら説
明する。先ず、置数キー１１を操作して、例え
ば、金額120円を□１，□２，□０の順序で置数すると
共に、その後続けて部門別数として□４を置数す
る。これによつて、キー入力部２５からタイミン
グ信号KPに従つてキー入力信号KIがＩ／Ｏポー
ト２４内の入力用バツフア２４ａに入力される。
そして、ステツプS₁で示すように、この入力用バ
ツフア２４ａの内容はデータバスDBを介して
CPU２１のレジスタＡに入力される。

このレジスタＡの内容は、次のステツプS₂の実
行において、タイミング制御回路３６からの読み
出し信号Ｒ／W₁によつてゲート回路４２を介し
てラツチ４４に一時記憶され、次のタイミングで
ゲート回路４８を介してアダー回路４６に入力さ
れる。この時、制御部３１よりコード信号がゲー
ト回路４５を介してアダー回路４６に入力され、
ここで比較がなされる。もし、レジスタＡの内容
がＡ＝０であればステツプS₁に戻るが、Ａ≠０で
あれば、何らかの入力が入力用バツフアから与え
られたことになるので、ステツプS₃が実行され
る。ステツプS₃では置数キー１１が操作されたか
否かの判断がなされ、もし、置数キー１１が操作
されていれば、次のステツプS₄で置数処理がなさ
れる。すなわち、レジスタＡ内に記憶されたデー
タは読出し信号によつてゲート回路４２を介して
ラツチ４４に一時記憶され、制御部３１からの行
指定アドレスSUおよび列指定アドレスSLによつ
て指定されたレジスタＢに対して、ゲート回路４
８、アダー回路４６およびゲート回路５０を介し
て下位桁より順次転送され、書き込み信号でレジ
スタＢに書き込まれる。

もし、置数キー１１が操作されていなければ次
のステツプS₅において、キーボード１０に別設し
た登録キー１６が操作されたか否かを判断する。
そして、もし、登録キー１６が操作されていれば
次のステツプS₆において登録処理がなされるので
ある。その詳細は第５図のフローチヤートに示さ
れている。すなわち、先ず、ステツプS₇ではレジ
スタＢの第１桁の内容B₀はレジスタＣの第１桁
C₀に転送される。そして、次のステツプS₈では
レジスタＢの内容は１桁づつ桁下げされる。ステ
ツプS₉で先きにレジスタＣの第１桁C₀に転送し
た内容を再びレジスタＢの第９および第10桁目の
B₈〜_９へ転送する。この場合C₀の内容は「４」
であつて、レジスタＢのB₈〜_９には「04」の形
で記憶される。しかして、レジスタＢには第１桁
〜第８桁に置数金額が、また、第９桁および第10
桁に部門数が記憶されたことになる。次のステツ
プS₁₀では、メモリ回路２２の部門４の合計金額
がCPU２１へ読み出され、この合計金額と上記
金額120円が加算され、この加算結果が再びメモ
リ回路２２の部門４へ書き込まれる。

次に、ステツプS₁₁ではレジスタＢの内容が順
次読み出され、データバスDBを介してＩ／Ｏポ
ート２４に供給され、Ｉ／Ｏポート２４ではレジ
スタＢの内容は印字用バツフア２４ｃに入り、所
定の印字信号としてハンマーを駆動し、印字部２
７でレシート用紙、ジヤーナル用紙に金額および
部門数を印字する。また、表示用バツフア２４ｂ
に対してレジスタＢの内容が入力され、デコード
された後、表示部２６に金額および部門に分けて
表示される。

もし、第４図フローにおいて、置数キー１１及
び登録キー１６が操作されていない場合には、次
にステツプS₁₂が実行される。ここでは、小計、
現／預、訂正キー等による処理がなされるのであ
る。

したがつて、第６図にみられるように、置数キ
ー１１を□１，□２，□０，□４の順に操作した後、登
録
キー１６を操作すると、表示部２６では金額120
と部門数04とを分けて表示する。同様にして、置
数キー１１を□４，□５，□０，□２の順で操作した後
、
登録キー１６を操作すると、表示部２６では金額
450と部門数02を表示する。

そして、次の小計キー１３を操作することで
CPU２１で演算処理がなされ、この演算結果と
して570が、表示部２６に表示される。次に、預
かり金額を置数キー１１の操作で□１，□０，□０，□
０
の順で置数し、現／預キー１４を操作するとステ
ツプS₁，S₂，S₃，S₅，S₁₂の順でフローが実行さ
れ、CPU２１で演算処理して釣銭が算出されて
430が印字され、また、表示部２６に表示され
る。

このようにして、一顧客に対する登録の操作が
なされるのである。

なお、上記実施例では、置数の最下位桁を部門
数に変換するようにしたので部門の桁数は１桁と
なり、部門数として０，１，２……９が指定され
得るが、置数の最下位桁を含む複数桁を部門数に
変換することもできる。この場合は、部門の桁数
が複数桁とれるので多種類の商品を分類する場合
に適している。また、置数の最上位桁を部門数に
変換するようにしてもよい。更に、置数の最上位
桁を含む複数桁を部門数に変換することも上記実
施例と同様にして実現できる。

また、商品コード別に分類登録する場合も、商
品コードを部門数とみなして、上記と同様に実施
できる。

〔発明の効果〕

以上のように、本発明では、入力データ及びこ
の入力データの分類データを連続して一気に入力
できるので、操作性が著しく向上すると共に、分
類データを入力するためのキー等の特別の入力手
段が不用になる等の効果を有している。

【図面の簡単な説明】

第１図はこの発明に係るキーボードの正面図、
第２図はこの発明に係る金銭登録機の制御スシテ
ムの概略ブロツク図、第３図はCPUの詳細を示
す図、第４図および第５図はこの発明の登録処理
方式のフローチヤート、第６図は置数操作と表示
と登録キー操作との関係を示す図表である。１０…キーボード、１１…置数キー、１３…小
計キー、１４…現／預キー、１６…登録キー、２
１…CPU、２９…スピーカ、３１…制御部、３
２…RAM、４６…アダー回路。

Claims

【特許請求の範囲】１複数桁からなるデータを連続して入力する入
力手段と、この入力手段より入力されたデータの
最下位桁を含む特定桁数分のデータを分類データ
とし、残余の桁のデータを入力データとして分離
する分離手段と、前記分離された入力データを前
記分類データに基づいて分類別に集計する集計手
段とを具備したことを特徴とするデータ入力装
置。２複数桁からなるデータを連続して入力する入
力手段と、この入力手段より入力されたデータの
最上位桁を含む特定桁数分のデータを分類データ
とし、残余の桁のデータを入力データとして分離
する分離手段と、前記分離された入力データを前
記分類データに基づいて分類別に集計する集計手
段とを具備したことを特徴とするデータ入力装
置。