JPS62272764A - クロツク再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は入力信号中に同期信号が含１れる、いわゆる正
極同期方式のクロック再生に関し、特にジッタの少ない
クロック再生を短い引き込み時間で実現するようにした
クロック再生回路に関するものである。

従来の技術 従来のクロック再生回路としては例えば１９８５テレビ
ジョン学会全国大会講演予稿集１３−１６に示されてい
る。第２図はこの従来のクロック再生回路のブロック図
をしめすものであり、２１はＡ　／　Ｄ変換器、２２は
入力信号中に含まれるフレーム同期パルスの検出回路、
２３は検出したフレーム同期パルスと内部で発生したフ
レーム同期パルスとの位相比較器、２４はリセット信号
発生回路であり、２２のフレーム同期パルス検出回路の
出力と２３のフレーム同期パルス位相比較器の出力とを
入力とする。２５は水平同期パルス位相比較器である。

２６は位相ロックループ（ＰＬＬ）のループフィルタを
構成するディジタルフィルタである。２８は２６のディ
ジタルフィルタの係数切換回路である。２９はディジタ
ルフィルタ２６の出力をアナログ値に変換するＤ／Ａ変
換器である。２９の出力は３ｏのＶＣＯに加えられ、そ
の出力は３１の内部水平同期ノくルス発生回路および２
１のＡ／Ｄ変換器へ導かれる。３２は内部フレームパル
ス発生回路でその出力は２３のフレーム同期パルス位相
比較器へ導かれる。

以上のように構成された従来のクロック再生回路におい
ては、Ａ／Ｄ変換器２１でディジタル信号に変換された
信号の中からフレーム同期パルス検出回路２２によりフ
レーム同期パルスを検出する。検出されたフレーム同期
パルスはフレーム同期パルス位相比較器２３において内
部フレーム同期パルスと位相比較される。リセット信号
発生回路２４はこの両者の位相が例えば±２クロック以
上連続して８フレームにわたってずれたとすると、これ
を同期はずれと判定し、直後に検出されたフレーム同期
パルスによってリセット信号を出力する。このリセット
信号はディジタルフィルタ２６１内部水平同期信号発生
回路３１、内部フレーム同期パルス発生回路３２をリセ
ットし、回路動作の初期化を行なう。このリセット動作
以後、２５の水平位相比較器による位相比較が行なわれ
る。すなわちリセット直後からは水平同期パルスによる
ＰＬＬのループが構成されることになる。

２６ＵＰＬＬのループフィルタを構成するディジタルフ
ィルタであるが、これには例えば第３図５、、− に示す、Ｋ１なる利得をもつ直接系とに２なる利得をも
つ積分系の複合したもの等を用いることができる。これ
らの係数は一般にＰＬＬの応答特性から決められること
が多い。一般に直接系の利得を大きくして積分系の時定
数を短くすれば系の応答性が高くなるが、過度に利得を
大きくするとオーバシュートを生じたりして系が不安定
になりやすく、また雑音等によってジッタが発生しやす
くなる。従来例のクロック再生回路においてはこの不都
合を避ける目的で２４のリセット信号発生回路からリセ
ット信号が出力された場合、ディジタルフィルタ２６の
係数に１．に２がともに大きくなるように切換え、同期
がはずれた場合の応答を早めるよう動作する。そして数
フレーム経過後、ＰＬＬの位相引き込みが完了したもの
としてディジタルフィルタ２６の係数に１．に２がとも
に小さくなるように切換え、応答を遅くしてノイズによ
るジッタの増大を避けるよう動作する。

発明が解決しようとする問題点 しかしながら上記のような構成では同期はずれ６１・−
７ 検出の直後、系の応答を早める目的でループフィルタの
係数を切換え、一定の時間が経過した後、系がジッタの
影響を受けにくくするためにループフィルタの係数を再
び切換えており、一定時間経過後、再び係数を切換える
時には残留位相誤差がほぼ０でなければ、係数切換え後
、ループフィルタの時定数が大きいため、系が整定し、
オフセット誤差が０になるまでの時間が長くなる可能性
がある。従って、係る従来例による方法では同期はずれ
検出の直後、系の応答を早める目的でループフィルタの
係数を切換えてから再びループフィルタの時定数を大き
くするまでの時間を十分長くし、残留位相誤差がほぼ０
になるのを待つ必要があるという欠点を有していた。

本発明は従来例におけるこのような、欠点を除き、ジッ
タが少なく、かつ位相引き込み時間の短いクロック再生
回路を提供することを目的とする。

問題点を解決するだめの手段 本発明は入力信号全ディジタル化するＡ／Ｄ変換器と、
位相ロックループのループフィルタ全形成するディジタ
ルフィルタと、前記ディジタルフィルタの出力をアナロ
グ化するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力によ
り位相制御された内部水平同期パルス発生回路と、前記
Ｄ／Ａ変換器の出力により位相制御された内部フレーム
同期パルス発生回路と、前記Ａ／Ｄ変換器の出力のディ
ジタル信号から外部フレーム同期パルスを検出するフレ
ーム同期パルス検出回路と、前記外部フレーム同期パル
スと前記内部フレームパルスとの位相差を検出するフレ
ーム同期パルス位相比較器と、前記フレーム同期パルス
検出回路の出力と前記フレームパルス位相比較器の出力
を入力としてリセット信号を発生するリセット信号発生
回路と、前記Ａ／Ｄ変換器の出力に含寸れる水平同期パ
ルスと前記内部水平同期パルス発生回路とにより前記水
平同期パルスと前記水平同期パルスの位相差を検出する
水平同期パルス位相比較器と、前記水平同期位相比較器
の出力を遅延する遅延回路と、前記遅延回路の出力と前
記水平同期パルス位相比較器の出力とを入力とする係数
制御回路を有し、前記水平同期パルス位相比較器の出力
が前記ディジタルフィルタの入力となるよう構成され、
前記ディジタルフィルタの係数値を前記係数制御回路に
よって制御するよう構成されたクロック再生回路である
。

作　　用 本発明は前記した構成により、入力信号から検出シたフ
レーム同期ハルスト内部フレー　ム同期ハルス発生回路
で発生した内部フレーム同期パルスとの位相を比較して
、両者の位相差が複数のフレームにわたって所定の範囲
を超えたときに、位相はずれであると判断し、直後の外
部フレーム同期パルスに基づいてループフィルタ、内部
フレーム同期パルス発生回路、および内部水平同期パル
ス発生回路ラリセットし、係数制御回路によりループフ
ィルタの時定数を小さくして系の応答性を高め、リセッ
ト後は係数制御回路は水平同期パルス位相比較器の出力
および遅延回路の出力の２つの信号を用いて、ＰＬＬの
ループフィルタの係数を制御するよう動作するものであ
る。このリセット以後水平位相比較器による位相比較が
行なわれる。

すなわちリセット直後からは水平同期パルスによるＰＬ
Ｌのループが形成されることになる。係数制御回路は水
平同期パルス位相比較器の出力および遅延回路の出力の
２つの信号を用いて、ループフィルタの係数を制御する
。例えば、水平同期パルス位相比較器の出力の絶対値を
ａとし、遅延回路の出力の絶対値１ｂとしたとき、ａと
、入力信号に含まれる同期信号成分と内部水平同期信号
との位相差の時間的変化を表わすａ−ｂの比ａ　／　ａ
　−ｂによってディジタルフィルタ６の係数を制御する
。リセット直後、入力信号に含まれる同期信号成分と内
部水平同期信号との位相差が比較的小さく、またこの位
相差の時間的変化も小さいときはその時点でループフィ
ルタの係数に１゜Ｋ２をともに小さな値に制御すること
によシ、必要以上に長時間にわたって係数に１．に２を
大きな値に保持しなくてもよく、よシ早い時点でジッタ
の少ない、安定したクロック再生が可能となるものであ
る。捷だリセット直後、入力信号に含ま１０１．２゜ れる同期信号成分と内部水平同期信号との位相差が比較
的大きくても、この位相差の時間的変化が大きいときに
もループフィルタの係数に１．に２をともに小さな値に
意図的に制御して系の減衰を大きくしてオーバシュー）
ｋ防止して結果的に定常状態に落ち着く時間を短縮する
ことができるものである。

実施例 第１図は本発明の実施例におけるクロック再生回路のブ
ロック図を示すものである。第１図において、１はＡ／
Ｄ変換器、２はフレーム同期パルス検出回路、３はフレ
ーム同期パルス位相比較器、４はリセット信号発生回路
、５は水平同期パルス位相比較器、６はＰＬＬのループ
フィルタラ形成するディジタルフィルタで第４図に示す
構成のものであり、係数に１．に２は８の係数制御回路
により制御される。７は遅延回路である。８の係数制御
回路は水平同期パルス位相比較器５の出力および遅延回
路７の出力によって、６のディジタルフィルタの係数に
１．に２’ｉｉ制御する。９はＤ／Ａ変換器、１０はＶ
ＣＯｌｌｌは内部水平同期パルス発生回路、１２は内部
フレームパルス発生回路である。

以上のように構成されたこの実施例のクランプ回路につ
いて以下その動作を説明する。

入力信号から検出したフレーム同期パルスと内部フレー
ム同期パルス発生回路で発生した内部フレーム同期パル
スとの位相を比較して、両者の位相差が被数のフレ−ム
にわたって所定の範囲を超えたときに、位相はずれであ
ると判断し、直後の外部フレーム同期パルスのタイミン
グに基づいてフィルタ６、内部フレーム同期パルス発生
回路１２、および内部水平同期パルス発生回路１１をリ
セフトし、係数制御回路８によりディジタルフィルタ６
の係数に１．に２（ｉ７大きくして系の応答性を高め、
リセット後は係数制御回路８は水平同期パルス位相比較
器６の出力および遅延回路７の出力の２つの信号を用い
て、フィルタ６の供数を制御するよう動作するものであ
る。このリセット以後２６の水平位相比較器による位相
比較が行なわれる。係数制御回路８は、例えば、水平同
期パルス位相比較器の出力の絶対値をａとし、遅延回路
の出力の絶対値をｂとしたとき、ａと、入力信号に含ま
れる同期信号成分と内部水平同期信号との位相差の時間
的変化を表わすａ−ｂの比ａ　／　ａ　−ｂによってデ
ィジタルフィルタ６の係数を制御する。

リセット直後、入力信号に含まれる同期信号成分と内部
水平同期信号との位相差が比較的小さく、捷たこの位相
差の時間的変化も小さいときはその時点でディジタルフ
ィルタ６の係数に１．に２をともに小さな値に制御する
ことにょシ、必要以上に長時間にわたって係数に１．に
２’ｉ大きな値に保持しなくてもよく、より早い時点で
ジッタの少ない、安定したクロック再生が可能となるも
のである。またリセット直後、入力信号に含まれる同期
信号成分と内部水平同期信号との位相差が比較的大きく
ても、この位相差の時間的変化が大きいときにはディジ
タルフィルタ６の係数に１．に２全ともに小さな値に意
図的に制御して系の減衰を大きくしてオーバシュートを
防止して結果的に定１３１、 常状態に落ち着く時間を短縮することができる。

このように、水平同期パルス位相比較器５の出力および
遅延回路７の出力の２つの信号の比およびそれぞれの絶
対値を用いて、ディジタルフィルタ６の係数を制御する
ことにより、定常状態に落ち着く時間が短く、より早い
時点でジッタの少ない、安定したクロック再生が行なえ
るクロック再生回路が可能となるものである。

発明の詳細 な説明したように本発明によれば、定常状態に落ち着く
時間が短く、より早い時点でジッタの少ない、安定した
クロック再生が行なえるクロック再生回路を実現するこ
とができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施におけるクロック再生回路のブ
ロック図、第２図は従来のクロック再生回路のブロック
図、第３図は従来例および本発明の実施例でのループフ
ィルタの構成例を示すブロック図である。 １４、、−７ １．２１・・・・・・Ａ／Ｄ変換器、２．２２・・・・
・・フレーム同期パルス検出回路、３．２３・・・・・
フレーム同期パルス位相比較器、４，２４・・・・リセ
ｙト信号発生回路、６，２６・・・・・・水平同期パル
ス位相比較器、６，２６・・・・・ディジタルフィルタ
、７・・・・・・遅延回路、８，２８・・・・・係数制
御回路、９，２９、、、　、、、　Ｄ　／　Ａ変換器、
１０．３０．、、、、・ＶＣｏ、１１゜３１・・・・・
・内部水平同期パルス発生回路、１２．３２・・・・・
内部フレーム同期パルス発生回路、１３．１４・・・・
・係数器、１５・・・・・・遅延回路、１６，１７・・
・・・・加算器。

Claims (1)

【特許請求の範囲】
1. 入力信号をディジタル化するＡ／Ｄ変換器と、位相ロッ
   クループのループフィルタを形成するディジタルフィル
   タと、前記ディジタルフィルタの出力をアナログ化する
   Ｄ／Ａ変換器と、前記Ｄ／Ａ変換器の出力により位相制
   御された内部水平同期パルス発生回路と、前記Ｄ／Ａ変
   換器の出力により位相制御された内部フレーム同期パル
   ス発生回路と、前記Ａ／Ｄ変換器の出力のディジタル信
   号から外部フレーム同期パルスを検出するフレーム同期
   パルス検出回路と、前記外部フレーム同期パルスと前記
   内部フレームパルスとの位相差を検出するフレーム同期
   パルス位相比較器と、前記フレーム同期パルス検出回路
   の出力と前記フレーム同期パルス位相比較器の出力を入
   力としてリセット信号を発生するリセット信号発生回路
   と、前記Ａ／Ｄ変換器の出力に含まれる水平同期パルス
   と前記内部水平同期パルス発生回路とにより前記水平同
   期パルスと前記水平同期パルスの位相差を検出する水平
   同期パルス位相比較器と、前記水平同期位相比較器の出
   力を遅延する遅延回路と、前記遅延回路の出力と前記水
   平同期パルス位相比較器の出力とを入力とする係数制御
   回路を有し、前記水平同期パルス位相比較器の出力が前
   記ディジタルフィルタの入力となるよう構成され、前記
   ディジタルフィルタの係数値を前記係数制御回路によっ
   て制御するよう構成されたことを特徴とするクロック再
   生回路。