JPH03184494A - Ｍｕｓｅ―ｎｔｓｃ方式変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はＭＵＳＥ−ＮＴＳＣ方式変換器に関し、特に
ＭＵＳＥ信号のりサンプリングクロックを再生するＰＬ
Ｌ回路に関するものである。 〔従来の技術〕 ハイビジョン放送では、ＮＴＳＣ放送の５倍以上あるハ
イビジョンの情報を衛星放送の１チヤンネルで送れるよ
うに開発されたＭＵＳＥ、つまりマルチプル　サブナイ
キスト　サンプリング　エンコーディング（Ｍｕｌｔｉ
ｐｌｅ　５ｕｂ−ｎｙｑｕｉｓｔ　ＳａｍｐｌｉｎｇＥ
ｎｃｏｄｉｎｇ）という帯域圧縮を用いている。このＭ
ＵＳＥ方式についてはＮＨＫ技術研究（昭６２゜第３９
巻、第２号３通巻第１７２号）のｒＭＵＳＥＭＵＳＥ方
式に詳しく述べられている。 ＭＵＳＥ方式の伝達はサンプル値アナログ伝送で、エン
コーダでＤ／Ａ変換されたサンプル値がデコーダのＡ／
Ｄ変換で互いに干渉することなく、正確にサンプルされ
ることが基本となる。このサンプル値間の干渉が発生し
ない条件はナイキストの第１基準として知られている。 これは伝送路の周波数特性がサンプリング周波数（１６
，２ＭＨｚの半分の位置、即ち８．１ＭＨｚの位置で点
対称になり、かつ群遅延特性が帯域内で一様になってい
ることに相当する。 第４図はこのリサンプル条件を説明するための図であり
、第４図（ａ）は原サンプル波形を示し、また第４図（
ｂ）は上記リサンプル条件を時系列で表現している。第
４図に示すようなＯ印で標本化されたインパルスを考え
る。これをアナログ伝送すると実ｇＡのようになる。こ
の信号がリサンプルされて再び○印のインパルスＢに戻
る条件は、リンギング周波数がサンプリング周波数の１
／２と一致するとき、即ちリンギングの零クロス点がリ
サンプルされる時である。すべての信号はこのようなイ
ンパルスが時間的に隔てて重なったものである。このこ
とは、ひとつのインパルスがリサンプル条件を満たせば
、すべてのサンプル値に対して波形干渉が生じないこと
を意味する。 ところで、第４図（ロ）の特性がはずれると、サンプル
値間の波形干渉が生じ、画面上ではリンギング妨害とな
り、音声信号はエラーレイトが劣化し、異音が発生する
。このような厳しい条件に対して正確な位相を確保する
ため、ＭＵＳＥ方式では第５図に示すような水平同期信
号波形を用いている。 なおここでは立ち上がりの波形のみを示している。 この水平同期信号は映像の５０％レベルを持ち、ライン
ごとにその極性も反転する。ラインごとに反転する理由
は直流成分を打ち消し、高調波歪みの影響を避けるため
である。 ハイビジョン受信機において、１６．２ＭＨｚのりサン
プリングクロックを再生するにはＰＬＬ（Ｐｈａｓｅ　
１ｏｃｋｅｄ　Ｌｏｏｐ）を用いるが、このＰＬＬの位
相基準信号として第５図の水平同期信号を用いる。ＭＵ
ＳＥ方式では水平同期信号のりサンプル位相に関し、水
平同期信号波形の中点がりサンプルされるように定めて
いる。今、第５図のように水平同期信号を１６．２ＭＨ
ｚのクロックでサンプリングし、１点おきにレベルａ、
ｂ、ｃを得たとする。このとき位相誤差は、 で与えられ、ＰＬＬではこの位相誤差が零になるヨウに
、即ちレベルｂがレベルａとレベルＣの平均値になるよ
うにサンプリング位相が制御される。 但し、士の符号は水平同期信号の極性により１Ｈごとに
反転する。 ところが、上記（］）式を用いて位相誤差が常に零にな
るようなＰＬＬを構成しようとすると、低域のループゲ
インを無限大に設定しなければならない。 すなわちＰＬＬへの入力波形の位相をθ＝　［ｒａｄｌ
ＰＬＬで再生された出力波形の位相をθ。［ｒａｄｌ、
位相比較器のゲインにφ［Ｖ／ｒａｄ］　、　ＶＣＯ（
電圧制御発振器）の自走発振角周波数をω。［ｒａｄ／
ｓｌ　。 その角周波数変調感度をｋ　ｖ　［ｒａｄ／ｓｅｃ／Ｖ
］　とすると、ＰＬＬの定常状態でのＰＬＬの出力発振
角周波数は、 で表現できる。入力波形の周波数がＶＣＯの自走発振周
波数よりずれた場合にはループゲインｋｖ・ｋφと定常
位相誤差θｉ−θ。の積で補償するようにフィードバッ
クがかかる。つまり定常状態では、 ｋｖ　−にφ　・　（θ１−θ、　　）　　＝Ｃｏｎｓ
ｔ　　　　−（３）が成り立ち、定常位相誤差θ、−θ
。をＯにするためには、ループゲインに、−にφを■に
する必要がある。 〔発明が解決しようとする課題〕 以上のようにＭＵＳＥ方式による伝送を確実に実現しよ
うとすると、ＰＬＬの低域のゲインが無限大となるよう
にループフィルタを理想積分器、即ちディジタルフィル
タで構威しなければならない。しかし、この種のディジ
タルフィルタは大規模、複雑で、またコストも高くなる
という問題点がある。 従って装置をコンパクトかつ安価に構成しなければなら
ない場合には上記ディジタルフィルタを用いたＰＬＬは
適用できず、またハイビジョンをＮＴＳＣに変換して見
る場合には多少の位相誤差が生じた場合でも波形干渉に
よる画面上のリンギング妨害も判りにくいことから、ア
ナログフィルターを用いる方法が考えられる。ところが
この場合には、Ｄ／Ａ変換された後の位相誤差信号でゲ
インをかせぐには温度ドリフト、を源変動、外乱等に対
する性能を確保しなければならないという問題点がある
。 この発明は上記のような問題点を解消するためになされ
たもので、ＭＵＳＥ信号のりサンプリングクロックを再
生するＰＬＬ制御系を、高性能のループフィルタを用い
ることなく簡単な構成で実現できるＰＬＬ回路を有する
ＭＵＳＥ−ＮＴＳＣ方式変換器を得ることを目的とする
。 またこの発明はＰＬＬの定常位相誤差が生じないようＰ
ＬＬ回路のオフセットの調整を簡単に行うことができ、
該ＰＬＬ回路の構成の簡単なＭＵＳＥ−ＮＴＳＣ方式変
換器を得ることを目的とする。 〔課題を解決するための手段〕 この発明に係るＭＵＳＥ−ＮＴＳＣ方式変換器は、ＰＬ
Ｌ回路を、ＭＵＳＥ信号をリサンプリングクロックによ
りＡ／Ｄ変換し、ディジタル水平同期信号より位相誤差
信号を算出する第１の回路構成部と、該ディジタル位相
誤差信号をＤ／Ａ変換器及びアナログフィルタで信号処
理し、該フィルタ出力のアナログ位相誤差信号により電
圧制御発振器を制御して上記リサンプリングクロックを
再生する第２の回路構成部とから構威し、さらに上記第
１．第２の回路構成部間に上記ディジタル値の位相誤差
信号の有効ビットのみをディジタル値のまま増幅するデ
ィジタル増幅手段を設けたものである。 またＰＬＬ回路を上記第１及び第２の回路から構成し、
さらに上記ディジタル値の位相誤差信号から位相誤差零
値及びその前後の所定レベルを検出し、該位相誤差零値
及びその前後の所定レベルに対応する表示を行う誤差検
出表示手段を設けるとともに、上記Ｄ／Ａ変換器及びル
ープフィルタでのオフセット電圧を調整するためのオフ
セット調整器を設けたものである。 〔作用〕 この発明においては、ＰＬＬ回路の、ディジタル位相誤
差信号に基づきリサンプリングクロックを発生する回路
構成部を、上記ディジタル位相誤差信号のＤ／Ａ変換器
と、そのアナログ出力を信号処理するアナログフィルタ
と、該フィルタ出力により上記リサンプリングクロック
を再生するＶＣＯとから構威し、しかも上記回路構成部
の前段に、上記ディジタル位相誤差信号の有効ビットの
みをディジタル値のまま増幅するディジタル増幅手段を
設けたから、ループフィルタをアナログフィルタとして
回路構成を簡単かつ安価にでき、またアナログ系には何
ら負担をかけず、つまりアナログ位相誤差信号でループ
ゲインをかせぐ場合に必要となる温度ドリフト、電源変
動、外乱等に対する性能を確保することなく、ループゲ
インを大きくすることができる。 また、ＰＬＬ回路を、ディジタル位相誤差信号をＡ／Ｄ
変換器及びループフィルタで信号処理し、得られたアナ
ログ位相誤差信号によりＶＣＯを制御してリサンプリン
グクロックを再生するよう構成するとともに、上記ディ
ジタル位相誤差信号をデコードし、位相誤差零値及びそ
の前後の所定レベルに対応する表示を行う誤差検出表示
手段と、上記Ｄ／Ａ変換器及びループフィルタでのオフ
セット電圧を調整するためのオフセット調整器を設けた
から、ＰＬＬ制御系に定常位相誤差がある場合、ＰＬＬ
回路のオフセントの調整を簡単に行うことができる。 〔実施例〕 以下、この発明の一実施例を図について説明する。 第１図は本発明の一実施例によるＭＵＳＥ−ＮＴＳＣ方
式変換器のＰＬＬ回路を説明するためのブロック図であ
り、図において、１はＭＵＳＥ信号の入力端子、２はＰ
ＬＬで再生されたりサンプリングクロックによりＭＵＳ
Ｅ信号をサンプリングするＡ／Ｄ変換器、３は上記（１
）式に従って位相誤差を算出する位相誤差検出器であり
、これらのＡ／Ｄ変換器２及び位相誤差検出器３より、
ＭＵＳＥ信号からディジタル位相誤差信号を算出する第
１の回路構成部が構成されている。 また４、５，６，７．１０はＰＬＬで再生されたりサン
プリングクロックによりデータをラッチするフリップフ
ロップ、８．１２は８ビツトのアダー、９はアダー８の
演算結果を１／２するピントシフタ、１１はフリップフ
ロップ１０にラッチされた値を反転させるインバータ、
１３は現時点の水平同期信号より得られた位相誤差信号
を次の水平同期信号が来るまでの間、保持するためのフ
リップフロップ、１４は水平同期信号がライン反転する
ことから位相誤差信号もライン反転するので、一定の極
性の位相誤差信号が得られるようにするためのＥＸ−Ｏ
Ｒである。そして、これらの回路４〜１４により上記位
相誤差検出器３が構成されている。 また１５は位相誤差検出器３の出力信号の有効ビットの
みをビットシフタなどを用いて８倍のディジタル値に変
換する乗算器で、上記ディジタル値の位相誤差信号の有
効ビットのみをディジタル値のまま増幅するディジタル
増幅手段を構成している。 また１６はアナログの位相誤差信号を得るためのＤ／Ａ
変換器、１７はＰＬＬのラグリード型ループフィルタ、
１８はＤ／Ａコンバータ１６及びループフィルタ１７で
のオフセット電圧を補正するためのオフセット調整器、
１９はリサンプリングクロック（１６，２ＭＨｚ）を発
振するＶＣＯ１２０はリサンプリングクロックの出力端
子である。 そして上記Ｄ／Ａ変換器１６．フィルタ１７．オフセッ
ト調整器１８及びＶＣＯ１９から、ディジタル位相誤差
信号に基づきＭＵＳＥ信号のりサンプリングクロックを
再生する第２の回路構成部が構成されている。 また２１はディジタル値の位相誤差信号を、位相誤差零
の値を中心にデコードし、該位相誤差零及びその前後の
値を検出するためのデコード回路、２２は位相誤差零の
値

〔０〕及びその前後の値〔−１）、（＋１）に対応す
る表示を行う表示器、２３はフレーム同期信号を検出し
、水平同期信号のだいたいの位置を割り出すフレーム同
期検出回路である。 次に動作について説明する。 上記入力端子１より入力されたＭＵＳＥ信号はＡ／Ｄ変
換器２でディジタル信号に変換され、位相誤差検出器３
に入力される。位相誤差検出器３では上記（１３式に従
ってディジタル演算を実行する。 フリップフロップ４，５，６．７はりサンプリングクロ
ックでラッチされるので、フリップフロップ４の入力信
号にちょうど第５図のポイントＰｃのデータＣがくるタ
イミングではフリップフロップ７の出力に４サンプル前
のポイントＰＡのデータａが出力される。 この時上記ポイントＰＡとポイントＰｃのデータａ、Ｃ
がアダー８に入力され、その出力にはａ十Ｃのデータが
得られる。このデータは１／２ビツトシフタ９でその値
が（ａ＋ｃ）／２となり、フリップフロップ１０に一度
ラッチされる。このフリップフロップ１０はアダー８等
で発生する回路遅延の対策としてのバイブラインメモリ
の役割を果たしている。 そしてフリップフロップ１０の出力信号（ａ＋Ｃ）／２
はインバータ１１で反転され、フリップフロップ６の出
力であるポイントＰ、のデータｂとアダー１２で加算さ
れる。アダー１２で得られたデータ１）−（ａ＋ｃ）／
２はフリップフロップ１３で１フレ一ム間保持され、Ｅ
Ｘ−ＯＲ１４で一定の極性となり、９ビツトの位相誤差
信号として出力される。ここでフリップフロップ１３で
のラッチタイ旦ングはフレーム同期検出回路２３で作ら
れる。 第２図は位相誤差値と位相誤差検出器３の出力の関係を
示しており、−２π〜２πの範囲でＰＬＬを正確に引き
込むことが可能な特性となっている。しかし、出力信号
のビット数は９ビツトあるにもかかわらず、出力信号と
しては−３２〜３２の値、つまり有効ビット数６ビツト
しか変動しないことがわかる。従って、この信号を８倍
のディジタル（ａ（６ビツト）に変換する乗算器１５を
通してダイナミックレンジをかせぐ。 モしてＤ／Ａ変換器１６でアナログ信号となった位相誤
差信号は低域ゲインをできるだけかせげるようにしたラ
グリードタイプのループフィルタ１７を通り、ＶＣＯｌ
９に入力される。 ここでオフセット調整器１８ではＶＣＯｌ　９のフリー
ラン周波数が所望の周波数となるようにＤ／Ａ変換器１
６及びループフィルタ１７で発生するオフセットを含め
てオフセット調整できるようになっている。アナログフ
ィルタではリークやドリフト等の問題で完全積分器を作
ることはできないので、低域ゲインを制限せざるをえな
い。従ってアナログフィルタで可能なゲインでは上記（
３）式を満足することはできないが、ＭＵＳＥ−ＮＴＳ
Ｃ方式変換器では画像のリンギング妨害が判らない程度
には十分、位相誤差を抑え込むことはできる。 ＱＶＣＯ１９で再生したりサンプリングクロックはクロ
ック出力端子２０よりＭＵＳＥ−ＮＴＳＣ方式変換器の
各信号処理ブロックへ伝達されるとともに、Ａ／Ｄ変換
器２ヘフイードバツクされ、ＰＬＬループが成立する。 またデコーダ２１と表示器２２ではディジタル位相誤差
信号より位相誤差が零

〔０〕になった場合、さらにその
前後（−１１，（＋１）になった場合が表示される。こ
の表示を見ることによりオフセット調整器１８の調整は
簡単に行うことができる。 このようなオフセット電圧ｖ０．□、を加算することの
できるＰＬＬ回路の定常状態を上記（２）式のように表
現すると、 十Ｖ。ｆ□１）　　　　　　・・・（４）となる。ＰＬ
Ｌがロックしている状態では古式の第２項は上記（３）
弐同様、 ｋｖ　・　（ｋφ・　（θ１−θｏ　）　＋　ｖｏｆｆ
ｆｉ＠ｔ）　＝Ｃｏｎｓｔ・・・（５） が成立する。変形すると、 となり、ここでｋｖ、にφは定数であるので、オフセン
ト電圧Ｖ　０ｆｆｓｅｔと定常位相誤差θ１−θ。 は比例することがわかる。 第３図はオフセット電圧を可変して定常位相誤差と音声
信号のビット誤り率を測定した例である。 横軸には定常位相誤差値を角度（度数）と第１図におけ
る位相誤差検出器３の出力のディジタル値とで示す。縦
軸の音声誤り率はＭＵＳＥ音声信号の誤り訂正符号の復
号結果を用いて測定したものをさらにビット誤り率に換
算したものを示す。この図のカーブは入力されるＭＵＳ
Ｅ信号のＳ／Ｎにより変化するが、第３図から判断する
と、ディジタル値の位相誤差信号が０、つまり位相誤差
零の場合にエラーレイトが一番良いことがわかる。 オフセット電圧Ｖ。Ｉｔｓ□と定常位相誤差θ、−θ。 は比例しているので、表示器２２の各々のディジタル位
相誤差表示（−１）、（０）、（１）を見ながらオフセ
ット調整器１８を位相誤差零になるように調整すればよ
い。 このように本実施例では、ディジタル位相誤差信号をＤ
／Ａ変換器１６及びアナログフィルタ１７で信号処理し
てアナログ位相誤差信号とし、ＶＣＯｌ９で該アナログ
位相誤差信号に基づきリサンプリングクロックを再生す
るようにし、しかも上記Ｄ／Ａ変換器１６の前段に、デ
ィジタル位相誤差信号の有効ビットのみをビットシフタ
などを用いて８倍のディジタル値に変換する乗算器１５
を設け、上記Ｄ／Ａ変換器１６のダイナミックレンジ−
杯に位相誤差情報が得られるようにしたので、ループフ
ィルタをアナログフィルタとしてＰＬＬ回路回路構部単
かつ安価にでき、またアナログ系には何ら負担をかけず
、つまりアナログ位相誤差信号でループゲインをかせぐ
場合に必要となる温度ドリフト電源変動、外乱等に対す
る性能を確保することなく、ループゲインを大きくする
ことができる。 また上記Ｄ／Ａ変換１６及びループフィルタ１７でのオ
フセット電圧を調整するためのオフセット調整器１８を
設けるとともに、ディジタル位相誤差信号をデコードし
、位相誤差零及びその前後の値〔−１）、　　（＋１）
を検出するデコード回路２１と、これらの値を表示する
位相誤差の表示器２２とを設けているので、該誤差表示
を見ながらアナログ系のオフセット調整を簡単に行うこ
とができる。 なお、上記実施例ではオフセット調整は位相誤差表示を
見ながらマニュアルで行うものを示したが、位相誤差の
デコード結果、つまりデコーダ２１の出力信号をマイコ
ン等に取り込み、演算で加算平均環を行い、マイコンに
内蔵されているＤ／Ａ変換器等でオフセット調整器１８
を調整するようなシステムでもよい。このようなシステ
ムのＭＵＳＥ−ＮＴＳＣ方式変換器全体の中でマイコン
を用いている場合はこのマイコンを流用すれば、ハード
ウェア規模が大きくなることはない。これは一種のディ
ジタルフィルタを用いて低域ゲインを上げたことと等価
であり、さらなる性能向上が図れる。 （発明の効果〕 以上のように、この発明に係るＭＵＳＥ−ＮＴＳＣ方式
変換器によれば、ＰＬＬ回路の、ディジタル位相誤差信
号に基づきリサンプリングクロックを発生する回路構成
部を、上記ディジタル位相誤差信号のＤ／Ａ変換器と、
そのアナログ出力を信号処理するアナログフィルタと、
該フィルタ出力により上記リサンプリングクロックを再
生するＶＣＯとから構成し、さらに上記回路構成部の前
段に、上記ディジタル位相誤差信号の有効ビットのみを
ディジタル値のまま増幅するディジタル増幅手段を設け
たので、ループフィルタをアナログフィルタとして回路
構成を簡単かつ安価にでき、またアナログ系には何ら負
担をかけず、つまりアナログ位相誤差信号でループゲイ
ンをかせぐ場合に必要となる温度ドリフト、を源変動、
外乱等に対する性能を確保することなく、ループゲイン
を大きくすることができる。 これによりＰＬＬの回路規模が小さく、しかも充分な性
能を持つ安価なＭＵＳＥ−ＮＴＳＣ方式変換器を得るこ
とができる。 またこの発明に係るＭＵＳＥ−ＮＴＳＣ方式変換器によ
れば、ＰＬＬ回路を、ディジタル位相誤差信号をＡ／Ｄ
変換器及びループフィルタで信号処理し、得られたアナ
ログ位相誤差信号によりＶＣＯを制御してリサンプリン
グクロックを再生するよう構成するとともに、上記ディ
ジタル位相誤差信号をデコードし、位相誤差零値及びそ
の前後の所定レベルに対応する表示を行う誤差検出表示
手段と、上記Ｄ／Ａ変換器及びループフィルタでのオフ
セット電圧を調整するためのオフセット調整器を設けた
ので、ＰＬＬの定常位相誤差がある場合、ＰＬＬ回路の
オフセットの調整を簡単に行うことができる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＭＵＳＥ−ＮＴＳＣ
方式変換器のＰＬＬ回路のブロック構成図、第２図は位
相誤差検出器の入出力特性を示す図、第３図は定常位相
誤差と音声信号ビット誤り率との関係を示す図、第４図
はサンプル値アナログ伝送の原理を説明するための図、
第５図は水平同期信号の波形図である。 ２・・・Ａ／Ｄ変換器、３・・・位相誤差検出器、１５
・・・ディジタル乗算器（ディジタル増幅手段）、１６
・・・Ｄ／Ａ変換器、１７・・・ループフィルタ、工８
・・・オフセット調整器、Ｉ９・・・ｖＣＯ５２１・・
・デコード回路（誤差検出表示手段）、２２・・・表示
器（誤差検出表示手段） なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ＭＵＳＥ信号をリサンプリングクロックでＡ／Ｄ
   変換し、ディジタル値に変換された水平同期信号より位
   相誤差信号を算出する第１の回路構成部と、該位相誤差
   信号をアナログ位相誤差信号に変換し、ループフィルタ
   を介して電圧制御発振器に入力し、該電圧制御発振器に
   より上記リサンプリングクロックを再生する第２の回路
   構成部とからなるＰＬＬ回路を有するＭＵＳＥ−ＮＴＳ
   Ｃ方式変換器において、 上記ＰＬＬ回路の第１及び第２の回路構成部間に、上記
   ディジタル値の位相誤差信号の有効ビットのみをディジ
   タル値のまま増幅するディジタル増幅手段を設けたこと
   を特徴とするＭＵＳＥ−ＮＴＳＣ方式変換器。
2. （２）ＭＵＳＥ信号をリサンプリングクロックでＡ／Ｄ
   変換し、ディジタル値に変換された水平同期信号より位
   相誤差信号を算出する第１の回路構成部と、該位相誤差
   信号をＤ／Ａ変換器及びループフィルタで信号処理して
   電圧制御発振器に入力し、該電圧制御発振器により上記
   リサンプリングクロックを再生する第２の回路構成部と
   からなるＰＬＬ回路を有するＭＵＳＥ−ＮＴＳＣ方式変
   換器において、 上記ディジタル値の位相誤差信号から位相誤差零値及び
   その前後の所定レベルを検出し、該位相誤差零値及びそ
   の前後の所定レベルに対応する表示を行う誤差検出表示
   手段と、 上記Ｄ／Ａ変換器及びループフィルタでのオフセット電
   圧を調整するためのオフセット調整器とを備えたことを
   特徴とするＭＵＳＥ−ＮＴＳＣ方式変換器。