JPS62219944A - 半導体集積回路装置の配線方法 - Google Patents
半導体集積回路装置の配線方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、ビルディング・ブロック方式或いはジェネラ
ル・セル方式の半導体集積回路装置において、回路ブロ
ック間の結線経路をコンピュータを用いた自動配線処理
により決定する配線方法に関する。
ル・セル方式の半導体集積回路装置において、回路ブロ
ック間の結線経路をコンピュータを用いた自動配線処理
により決定する配線方法に関する。
(従来の技術)
ビルディング・ブロック方式或いはジェネラル・セル方
式の半導体集積回路装置は、論理機能や記憶機能の回路
を一般的には矩形をなす回路ブロックと称される領域に
構成し、複数の回路ブロックをチップ内に配置して、各
回路ブロック間を配線することにより所望の回路動作を
得るものである。回路ブロックとしては、RAM/RO
M。
式の半導体集積回路装置は、論理機能や記憶機能の回路
を一般的には矩形をなす回路ブロックと称される領域に
構成し、複数の回路ブロックをチップ内に配置して、各
回路ブロック間を配線することにより所望の回路動作を
得るものである。回路ブロックとしては、RAM/RO
M。
PLA、ALU、CPU或いはポリセルで構成されるも
のを自由に取扱うことができる。この方式により、複雑
且つ大規模な回路システムを比較的簡単に半導体集積回
路装置として実現できる。
のを自由に取扱うことができる。この方式により、複雑
且つ大規模な回路システムを比較的簡単に半導体集積回
路装置として実現できる。
第7図は一般的なビルディング・ブロック方式或いはジ
ェネラル・セル方式による半導体集積回路チップの概略
構成を示す。チップ上は、素子領域である複数の回路ブ
ロック1.各回路ブロック間にある配線領域2.および
周辺に設けられた入出力口路頭域3に分けられている。
ェネラル・セル方式による半導体集積回路チップの概略
構成を示す。チップ上は、素子領域である複数の回路ブ
ロック1.各回路ブロック間にある配線領域2.および
周辺に設けられた入出力口路頭域3に分けられている。
配線領域2は各回路ブロック1の入出力端子間の結線を
行う配線を設ける領域である。配線には通常2層の金属
配線が用いられ、横方向(水平方向)と縦方向(垂直方
向)にそれぞれ別の層が割当てられる。
行う配線を設ける領域である。配線には通常2層の金属
配線が用いられ、横方向(水平方向)と縦方向(垂直方
向)にそれぞれ別の層が割当てられる。
この様な半導体集積回路装置において、コンピュータを
用いた自動配線処理により配線レイアウトを決定ザると
きには、配線領域の面積を最小にし、また各配線長を最
小にすることが目的となる。
用いた自動配線処理により配線レイアウトを決定ザると
きには、配線領域の面積を最小にし、また各配線長を最
小にすることが目的となる。
その愼な自動配線手法としては、迷路法や配線探索法に
よるものと、配線領域を?!数のチャネルに分割して各
チャネル毎に配線を決定していくチャネル配線法を利用
するものが代表的である。前者は、配sia域をチャネ
ルに分割する必要がなく、また直角多角形状の回路ブロ
ックにも容易に対応できるが、未配線が生じたり、多大
の計算処理時間を必要とする、という難点がある。これ
に対し、後者のチャネル配線法によるものは、殆ど10
0%の配線率が達成できるという利点を有する。但しこ
の手法では、各チャネルを一定の順序に従つて独立に配
線処理していくために、チャネルとチャネルが交差する
領域に、配線に有効に利用されない領域が残り、その結
果として!1!積度を効率的に上げることができない、
という難点があった。
よるものと、配線領域を?!数のチャネルに分割して各
チャネル毎に配線を決定していくチャネル配線法を利用
するものが代表的である。前者は、配sia域をチャネ
ルに分割する必要がなく、また直角多角形状の回路ブロ
ックにも容易に対応できるが、未配線が生じたり、多大
の計算処理時間を必要とする、という難点がある。これ
に対し、後者のチャネル配線法によるものは、殆ど10
0%の配線率が達成できるという利点を有する。但しこ
の手法では、各チャネルを一定の順序に従つて独立に配
線処理していくために、チャネルとチャネルが交差する
領域に、配線に有効に利用されない領域が残り、その結
果として!1!積度を効率的に上げることができない、
という難点があった。
このチャネル配線法の問題点を、第8図を用いてより具
体的に説明する。第8図(a)では、回路ブロック1〜
5に対して配線領域が4つのチャネルA−Dに分割され
ているところを示し、各チャネルに従来のチャネル配線
法で配線処理を行った時の配線状態を示している。チャ
ネルA−Dのそれぞれで見る限りでは最小のトラック数
で配線が実現されている。もし、チャネルA〜Dを全て
併合した領域で配線を最適化すれば、実際には第8図(
b)に示すように配線することが可能な筈であり、これ
により、チャネルDのトラック数は4本から1本に減少
可能である。ところが各チャネルの配線処理を一定の順
序で独立に行う従来のチャネル配線法では、第8図(b
)のような配線はできず、どうしても第8図(a)のよ
うになる。
体的に説明する。第8図(a)では、回路ブロック1〜
5に対して配線領域が4つのチャネルA−Dに分割され
ているところを示し、各チャネルに従来のチャネル配線
法で配線処理を行った時の配線状態を示している。チャ
ネルA−Dのそれぞれで見る限りでは最小のトラック数
で配線が実現されている。もし、チャネルA〜Dを全て
併合した領域で配線を最適化すれば、実際には第8図(
b)に示すように配線することが可能な筈であり、これ
により、チャネルDのトラック数は4本から1本に減少
可能である。ところが各チャネルの配線処理を一定の順
序で独立に行う従来のチャネル配線法では、第8図(b
)のような配線はできず、どうしても第8図(a)のよ
うになる。
これは、チャネル配線法の次のような性質、即ち“上下
(左右)辺の位置の定まった端子と左右(上下)辺の位
置不確定の端子を、水平、垂直方向の線分で配線し、配
線チャネルの幅(トラック数)および位置不確定の端子
の位置は配線終了後に決定される”という性質のためで
ある。より詳しく説明すれば、先ず配線領域のチャネル
分割法は、回路ブロック1と回路ブロック2間のチャネ
ルAについて見ると、その下側の短辺が破線で示すよう
に回路ブロック1の下側の辺に一致するように定められ
る。これは、回路ブロック1と2の対向する辺にある全
ての端子位置をカバーするためである。チャネルB、C
についても同様にしてその短辺が破線で示されるように
定められる。次に第8図のように分割されたチャネルに
配線処理を行う場合、チャネルDの配線処理はチャネル
A。
(左右)辺の位置の定まった端子と左右(上下)辺の位
置不確定の端子を、水平、垂直方向の線分で配線し、配
線チャネルの幅(トラック数)および位置不確定の端子
の位置は配線終了後に決定される”という性質のためで
ある。より詳しく説明すれば、先ず配線領域のチャネル
分割法は、回路ブロック1と回路ブロック2間のチャネ
ルAについて見ると、その下側の短辺が破線で示すよう
に回路ブロック1の下側の辺に一致するように定められ
る。これは、回路ブロック1と2の対向する辺にある全
ての端子位置をカバーするためである。チャネルB、C
についても同様にしてその短辺が破線で示されるように
定められる。次に第8図のように分割されたチャネルに
配線処理を行う場合、チャネルDの配線処理はチャネル
A。
B、Cの配線処理が終了した後に行わなければならない
。何故なら、例えばチャネルAについては、配線処理を
行って初めてそのトラック数即ちチャネル幅が決まり、
またチャネルDに接する短辺に出る端子位置が決まり、
チャネルB、Cも同様であって、これらが決まらない限
りチャネルDの配線処理ができないからである。これは
、配線の順序制約と呼ばれる。こうしてチャネル配線法
では。
。何故なら、例えばチャネルAについては、配線処理を
行って初めてそのトラック数即ちチャネル幅が決まり、
またチャネルDに接する短辺に出る端子位置が決まり、
チャネルB、Cも同様であって、これらが決まらない限
りチャネルDの配線処理ができないからである。これは
、配線の順序制約と呼ばれる。こうしてチャネル配線法
では。
チャネルA、B、Cの配線処理を行った後にチャネルD
の配線処理を行うため、第8図(a)に示すように各チ
ャネルの交差部に無駄な領域を生じることが避けられな
いのである。
の配線処理を行うため、第8図(a)に示すように各チ
ャネルの交差部に無駄な領域を生じることが避けられな
いのである。
(発明が解決しようとする問題点)
以上のように従来のチャネル配線法では、配線領域の利
用効率が悪く、配線領域の面積が増大し、チップの集積
度を十分に上げることができない、という問題があった
。
用効率が悪く、配線領域の面積が増大し、チップの集積
度を十分に上げることができない、という問題があった
。
そこで本発明は、この様な問題を解決したチャネル配線
法による半導体集積回路装置の配線方法を提供すること
を目的とする。
法による半導体集積回路装置の配線方法を提供すること
を目的とする。
[発明の構成]
(問題点を解決するための千IIj)
本発明は、チャネル配線法により各チャネルに対して順
次配線処理を行って各回路ブロック間の結線を行うに際
し、所定のチャネルについて配線処理を行った後、この
チャネルに隣接して既に配線処理されたチャネルがある
場合にそれらのチャネルを併合して、この併合されたチ
ャネルgiwt内で前記所定のチャネルについて再配線
する後処理を行う。即ち、併合された新しいチャネル領
域内で現チャネルのトラックの割当て結果を変更して、
その結果中になったトラックを消去して現チャネルのチ
ャネル幅を圧縮するという処理を付加する。
次配線処理を行って各回路ブロック間の結線を行うに際
し、所定のチャネルについて配線処理を行った後、この
チャネルに隣接して既に配線処理されたチャネルがある
場合にそれらのチャネルを併合して、この併合されたチ
ャネルgiwt内で前記所定のチャネルについて再配線
する後処理を行う。即ち、併合された新しいチャネル領
域内で現チャネルのトラックの割当て結果を変更して、
その結果中になったトラックを消去して現チャネルのチ
ャネル幅を圧縮するという処理を付加する。
(作用)
本発明によれば、従来のチャネル配線法を基本としなが
ら、あるチャネルにつき配線処理した後に、そのチャネ
ルに後処理を施して既に配線処理済みのチャネルとの交
差部の配線の最適化を行うことにより、この配線領域の
効果的な利用が可能になる。これにより、殆ど100%
の配線率が達成できるチャネル配線法の利点を生かしな
がら、配線領域の有効な圧縮が可能になる。
ら、あるチャネルにつき配線処理した後に、そのチャネ
ルに後処理を施して既に配線処理済みのチャネルとの交
差部の配線の最適化を行うことにより、この配線領域の
効果的な利用が可能になる。これにより、殆ど100%
の配線率が達成できるチャネル配線法の利点を生かしな
がら、配線領域の有効な圧縮が可能になる。
(実施例)
以下本発明の詳細な説明する。
第2図は、ビルディング・ブロック方式或いはジェネラ
ル・セル方式による回路ブロックの配置と配線領域のチ
ャネルへの分割を示したものである。図では、回路ブロ
ック1〜4に対して、配線領域をC1〜C7のチャネル
に分割している。
ル・セル方式による回路ブロックの配置と配線領域のチ
ャネルへの分割を示したものである。図では、回路ブロ
ック1〜4に対して、配線領域をC1〜C7のチャネル
に分割している。
チャネル配線法を用いて配線する手法では、この様な複
数のチャネルをそれぞれ配線することでブロック間の結
線が実現される。但しこのとき、複数のチャネルを配線
処理していく順番は自由ではなく、先に述べたように順
序制約がある。第2図において、チャネルC6を考える
と、破線で示された短辺上の幹線引きだし位置は前もっ
て固定されている訳ではなく、このチャネルC6の配線
処理後に決定される。従ってこのチャネルC6の破線で
示した短辺を共有するチャネルCs或いはC3は、チャ
ネルC6の配線処理後に処理されるべきであり、この順
序が逆になることは許されない。この様な順序制約を表
現するために、順序制約グラフが用いられる。
数のチャネルをそれぞれ配線することでブロック間の結
線が実現される。但しこのとき、複数のチャネルを配線
処理していく順番は自由ではなく、先に述べたように順
序制約がある。第2図において、チャネルC6を考える
と、破線で示された短辺上の幹線引きだし位置は前もっ
て固定されている訳ではなく、このチャネルC6の配線
処理後に決定される。従ってこのチャネルC6の破線で
示した短辺を共有するチャネルCs或いはC3は、チャ
ネルC6の配線処理後に処理されるべきであり、この順
序が逆になることは許されない。この様な順序制約を表
現するために、順序制約グラフが用いられる。
第3図は、第2図のチャネル01〜C7の順序制約グラ
フを示している。図の矢印が、チャネルの配線処理の順
序付けを表現している。矢印で示される順序が逆転しな
い範囲では、いずれのチャネルを先に配線処理するかは
自由である。即ちチャネルC1と06はいずれが先でも
よい。同様にチャネルC4と07はいずれが先でもよい
。具体的には例えば、Cs −ecs 4C4+07−
+Ct −C2→C3のような順序で配線処理を行う。
フを示している。図の矢印が、チャネルの配線処理の順
序付けを表現している。矢印で示される順序が逆転しな
い範囲では、いずれのチャネルを先に配線処理するかは
自由である。即ちチャネルC1と06はいずれが先でも
よい。同様にチャネルC4と07はいずれが先でもよい
。具体的には例えば、Cs −ecs 4C4+07−
+Ct −C2→C3のような順序で配線処理を行う。
この基本的な配線処理手順は従来と同様である。
本発明ではこの配線処理に加えて、各チャネルの配線処
理終了後に、配線処理済みの隣接チャネルを併合した領
域で再度配線の最適割付けを行う。
理終了後に、配線処理済みの隣接チャネルを併合した領
域で再度配線の最適割付けを行う。
つまり本発明では、各チャネルの配線処理が以下の4段
階で構成され、この順序で処理される。
階で構成され、この順序で処理される。
(1)通常の配線処理を行う。
(2)配線終了後に、そのチャネルに隣接したチャネル
で、且つ既に配線処理されたものを認識し、それらのチ
ャネル領域を現チャネルと併合させた領域を作成する。
で、且つ既に配線処理されたものを認識し、それらのチ
ャネル領域を現チャネルと併合させた領域を作成する。
(3)(2)で作られた新しいチャネル領域内で現チャ
ネルの幹線の再割当てを行う。このとき、現チャネルの
配線領域幅が最小になるように考慮する。
ネルの幹線の再割当てを行う。このとき、現チャネルの
配線領域幅が最小になるように考慮する。
(4)その結果、空きになった現チャネルのトラックを
消去し、幹線移動の結果変更された隣接チャネルの配線
結果を再登録する。
消去し、幹線移動の結果変更された隣接チャネルの配線
結果を再登録する。
第4図は上述の動作のフローチャートである。
スタート後、先ず全てのチャネルが配l!終了したか否
かの判定を行う(Jl)。未配線のチャネルがあれば、
それらの中から順序糾約を満たすチャネルの取出しを行
う(J2)。このステップJ2で取出されたチャネルを
例えばAとする。次にチャネルAの配線処理を行う(J
3)。これが前記(1)の処理である。その後、チャネ
ル八に隣接したチャネルで配線終了したものがあるか否
かの判定を行う(J4)。このステップJ4の処理は、
隣接するチャネルであって且つ配線処理済みのチャネル
を探索するものであるから、対象が限定されており、例
えば第5図および第6図に示されるように、順序制約グ
ラフにおいてチャネルAに矢印が入るチャネルを探索す
ればよい。このステップJ4でチャネルが見付からない
場合はステップJ1に戻り、未配線の別のチャネルの取
出し、配線処理を繰返すことになる。ステップJ4で探
索されたチャネルを例えば、Bl 、 82 、・・・
、3nとするとき、次に、チャネルAと、B1,82
。
かの判定を行う(Jl)。未配線のチャネルがあれば、
それらの中から順序糾約を満たすチャネルの取出しを行
う(J2)。このステップJ2で取出されたチャネルを
例えばAとする。次にチャネルAの配線処理を行う(J
3)。これが前記(1)の処理である。その後、チャネ
ル八に隣接したチャネルで配線終了したものがあるか否
かの判定を行う(J4)。このステップJ4の処理は、
隣接するチャネルであって且つ配線処理済みのチャネル
を探索するものであるから、対象が限定されており、例
えば第5図および第6図に示されるように、順序制約グ
ラフにおいてチャネルAに矢印が入るチャネルを探索す
ればよい。このステップJ4でチャネルが見付からない
場合はステップJ1に戻り、未配線の別のチャネルの取
出し、配線処理を繰返すことになる。ステップJ4で探
索されたチャネルを例えば、Bl 、 82 、・・・
、3nとするとき、次に、チャネルAと、B1,82
。
・・・、Bnを併合した領1或C
C−ALI (81LI82 ・・・LIBn )の認
識を行う(J5)。これが前記(2)のステップである
。次に新たな領域Cを用いて、チャネルAの最適な幹線
割当てを行う(J6)。これが前記(3)である。その
後、不要になったチャネルAのトラックを消去しくLJ
7)、続いて変更されたチャネルa1.B2 、・・・
、3nの配線結果の再登録を行うLlg )。これが前
記(4)のステップである。この後、ステップJrに戻
るループを全チャネルの配線が終了するまで実行して、
ブロック間の配線終了(END)となる。
識を行う(J5)。これが前記(2)のステップである
。次に新たな領域Cを用いて、チャネルAの最適な幹線
割当てを行う(J6)。これが前記(3)である。その
後、不要になったチャネルAのトラックを消去しくLJ
7)、続いて変更されたチャネルa1.B2 、・・・
、3nの配線結果の再登録を行うLlg )。これが前
記(4)のステップである。この後、ステップJrに戻
るループを全チャネルの配線が終了するまで実行して、
ブロック間の配線終了(END)となる。
第1図(a)(b)は本発明による配線法の具体的な実
施例とその効果を説明するための図である。第1図(a
)は、チャネルAの単独の配線処理が終了した直後の状
態を示している。既に述べたようにチャネルB1.82
.83は順序制約によりチャネルAより先に配線処理さ
れている。この例では、チャネルA、Br 、B2 、
B3のそれぞれは必要最少限のトラック数で配線されて
いる。
施例とその効果を説明するための図である。第1図(a
)は、チャネルAの単独の配線処理が終了した直後の状
態を示している。既に述べたようにチャネルB1.82
.83は順序制約によりチャネルAより先に配線処理さ
れている。この例では、チャネルA、Br 、B2 、
B3のそれぞれは必要最少限のトラック数で配線されて
いる。
しかし、チャネルa1.B2 、BiとチャネルAを全
体として見た場合、明らかに配線はR適化されていない
。例えば回路ブロック1の右辺端子から回路ブロック2
の下辺端子までの配線にチャネルAのトラック上の幹1
it3が用いられている。
体として見た場合、明らかに配線はR適化されていない
。例えば回路ブロック1の右辺端子から回路ブロック2
の下辺端子までの配線にチャネルAのトラック上の幹1
it3が用いられている。
このようになる理由は、回路ブロック1の端子をチャネ
ルB1の外部に引出す配線の位置が、先ずチャネルB1
の配線処理において破線で示す短辺(チャネルAとの境
界)上での位置として決定され、その後のチャネルAの
配線処理においてこの位置が端子として認識されて幹線
t3が決められるからである。回路ブロック3の端子か
らチャネルB2を通り、チャネルAの幹線t4を通って
チヤンルB1につながる配線、またチャネルB3からチ
ャネルAの幹線t5を通って回路ブロック1の下辺端子
に入る配線についても同様である。
ルB1の外部に引出す配線の位置が、先ずチャネルB1
の配線処理において破線で示す短辺(チャネルAとの境
界)上での位置として決定され、その後のチャネルAの
配線処理においてこの位置が端子として認識されて幹線
t3が決められるからである。回路ブロック3の端子か
らチャネルB2を通り、チャネルAの幹線t4を通って
チヤンルB1につながる配線、またチャネルB3からチ
ャネルAの幹線t5を通って回路ブロック1の下辺端子
に入る配線についても同様である。
これに対し第1図(b)は、チャネルAの配線処理後に
チャネルAとチャネルB1.B2 、B3を併合して、
この併合された領域でチャネルへの幹線の割当てを変更
した状態を示している。このようにチャネルAとチャネ
ルat 、82.83の境界を取払って併合された領域
でチャネルAの幹線割当てを見直せば、幹線t3.t4
.t5゜t6をそれぞれ図示のようにチャネルB+ 、
82 。
チャネルAとチャネルB1.B2 、B3を併合して、
この併合された領域でチャネルへの幹線の割当てを変更
した状態を示している。このようにチャネルAとチャネ
ルat 、82.83の境界を取払って併合された領域
でチャネルAの幹線割当てを見直せば、幹線t3.t4
.t5゜t6をそれぞれ図示のようにチャネルB+ 、
82 。
83内を通るように変更することができる。この結果、
幹線t3.t4.t5.t6が占有していた3本のトラ
ックはチャネルAから消去され、第1図(a)で4本あ
ったトラックが第11ffi(b)では1本に減少する
。
幹線t3.t4.t5.t6が占有していた3本のトラ
ックはチャネルAから消去され、第1図(a)で4本あ
ったトラックが第11ffi(b)では1本に減少する
。
こうしてこの実施例によれば、チャネルの交差部分での
効果的な配線領域の使用が可能になる。
効果的な配線領域の使用が可能になる。
なお本発明は上記した実施例に限られるものではなく、
その趣旨を逸脱しない範囲で種々変形し、 で実施す
ることができる。
その趣旨を逸脱しない範囲で種々変形し、 で実施す
ることができる。
[発明の効果]
以上述べたように本発明によれば、高速処理が可能なチ
ャネル配線法を基本としてこれに後処理を付加すること
により、配線領域の面積の削減が可能になり、ビルディ
ング・ブロック方式或いはジェネラル・セル方式の半導
体集積回路チップの集積度向上を図ることができる。
ャネル配線法を基本としてこれに後処理を付加すること
により、配線領域の面積の削減が可能になり、ビルディ
ング・ブロック方式或いはジェネラル・セル方式の半導
体集積回路チップの集積度向上を図ることができる。
第1図(a)(b)は本発明の実施例による回路ブロッ
ク間の配線領域の配線口、第2図はビルディング・ブロ
ック方式或いはジェネラル・セル方式による回路ブロッ
クの配置と配l!領域のチャネル分割を示す図、第3図
は第2図のチャネルの配線順序制約グラフを示す図、第
4図は本発明の実施例の処理フローを示す図、第5図お
よび第6図は隣接チャネルとその配線制約グラフを示す
図、第7図はビルディング・ブコック方位方式或いはジ
ェネラル・セル方式の半導体集積回路の一般的な構成を
示す図、第8図(a)(b)は従来のチャネル配Fil
法による配線例とこれの改良例を示す図である。 A、Bl”−B3 、Ct〜C7・・・チャネル、t1
〜t6・・・幹線。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 第3図 第4図
ク間の配線領域の配線口、第2図はビルディング・ブロ
ック方式或いはジェネラル・セル方式による回路ブロッ
クの配置と配l!領域のチャネル分割を示す図、第3図
は第2図のチャネルの配線順序制約グラフを示す図、第
4図は本発明の実施例の処理フローを示す図、第5図お
よび第6図は隣接チャネルとその配線制約グラフを示す
図、第7図はビルディング・ブコック方位方式或いはジ
ェネラル・セル方式の半導体集積回路の一般的な構成を
示す図、第8図(a)(b)は従来のチャネル配Fil
法による配線例とこれの改良例を示す図である。 A、Bl”−B3 、Ct〜C7・・・チャネル、t1
〜t6・・・幹線。 出願人代理人 弁理士 鈴江武彦 第1図 第2図 第3図 第4図
Claims (1)
- 半導体基板に複数の回路ブロックを配置し、各回路ブロ
ック間の配線領域を複数のチャネルに分割して、コンピ
ュータを用いたチャネル配線法により各チャネルに対し
て順次配線処理を行って各回路ブロックの入出力端子間
の結線を行う配線方法において、所定のチャネルについ
て配線処理をした後、このチャネルに隣接して既に配線
処理されたチャネルがある場合にそれらのチャネルを併
合して、この併合されたチャネル領域内で前記所定のチ
ャネルについて再配線する後処理を行うことを特徴とす
る半導体集積回路装置の配線方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61063215A JPH0770598B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体集積回路装置の配線方法 |
US07/026,301 US4823276A (en) | 1986-03-20 | 1987-03-16 | Computer-aided automatic wiring method for semiconductor integrated circuit device |
EP87302285A EP0238314A3 (en) | 1986-03-20 | 1987-03-17 | Computer-aided automatic wiring method for semiconductor integrated circuit device |
KR1019870002549A KR900003832B1 (ko) | 1986-03-20 | 1987-03-20 | 반도체 집적회로장치의 배선방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61063215A JPH0770598B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体集積回路装置の配線方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62219944A true JPS62219944A (ja) | 1987-09-28 |
JPH0770598B2 JPH0770598B2 (ja) | 1995-07-31 |
Family
ID=13222752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61063215A Expired - Fee Related JPH0770598B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体集積回路装置の配線方法 |
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---|---|
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EP (1) | EP0238314A3 (ja) |
JP (1) | JPH0770598B2 (ja) |
KR (1) | KR900003832B1 (ja) |
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- 1986-03-20 JP JP61063215A patent/JPH0770598B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-16 US US07/026,301 patent/US4823276A/en not_active Expired - Lifetime
- 1987-03-17 EP EP87302285A patent/EP0238314A3/en not_active Withdrawn
- 1987-03-20 KR KR1019870002549A patent/KR900003832B1/ko not_active IP Right Cessation
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JPH0770598B2 (ja) | 1995-07-31 |
KR870009473A (ko) | 1987-10-27 |
US4823276A (en) | 1989-04-18 |
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