JPS62219140A - デ−タ処理機のデバツク制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｍＷ） 複数の処理装置を有するデータ処理機で、一方の処理装
＆に格納したデバッグプログラムにより、他方処理装置
のプログラムを書替えることにより、他方の処理装置が
デバッグするデータ処理機のデバッグ制御方式。

〔産業上の利用分野〕

本発明は複数のμＣＰＵ等の処理装置を有するデータ処
理機のデバッグ制御方式に関し、特に小型化が可能なデ
ータ処理機のデバッグ制御方式に関する。

〔従来技術〕

第３図は従来のデータ処理機を説明するプロッり図であ
る。

図中、１．２は処理装置（以下ＣＰＵと称する）、３１
．３２．３３’は各々入出力部であり、３１はディスプ
レイ装置、３２はキーボード、３３′は回線制御部であ
り、センタシステム３３１との間でデータを送受するも
のである。

このデータ処理機１００にて通常処理を行う場合、キー
ボード３２及びディスプレイ３１をメインのＣＰＵＩが
制御し、メモリ４１に格納されたプログラムに従って特
定の処理を実行し℃ゆく。

この処理途中にセンタシステムへのアクセスの必要が生
ずると、メインのＣＰＵＩはイン／−７工−ス制御部６
１を介してサブ側のＣＰＵ２にセンタアクセス指示を送
出する。これを受けてサブ側のＣＰＵ２は、メモリ４２
に格納されたプログラムに従ってセンタシステム３３１
に対し、回線制御部３３′を介しアクセスする様にされ
ている。

〔発明が解決しようとする問題点〕 上記した従来のデータ処理機１００は、サブ側のＣＰＵ
”ｋデバッグするために１デバツグ４３が接続できるイ
ンターフェース部４４を有し、デパ、グ４３の起動によ
り、サブ側のＣＰｔＪ２のプログラムについてデバッグ
を行っている。

このためデータ処理機１００にはサブ側のＣＰ有してい
る。

本発明の目的は、サブ側のＣＰＵ２に特別な付属装置及
び回路を設けることな（、デバッグを可能にするデータ
処理機のデバッグ制御方式を提供することＫある。

〔問題点を解決するための手段〕

で示しである。

第１の処理装置にはデータを入力或は出力の少なくとも
一方を行う人出力Ｗ６３と、デバッグプログラムメモリ
４と共通メモリ５とが接続されている。

又、第２の処理装置２にはデータを入力或は出力の少な
くとも一方を行う入出力部３′と、共有メモリ５とが接
続されている。

また同図にはデバッグを指示する指示手段６が第１の処
理装ｆｉｌｌに接続されているものを示すが、この指示
手段６は入出力部３或は入出力ｓ３　Ｋ設けられていて
も良い。

何れＫせよ、指示手段６からデバッグ指示がなさｔする
と、処理装置ｌに接続されたデバッグプログラムメモリ
４から共有メモリ５のプログラムがデバッグ用のプログ
ラムＫＩＦ替えられ、第２処理装置ｌ１２がこのデバッ
グプログラムｌ１ｒＪ＆？！ｆバ、グする。

〔作用〕

共有メモリ５に格納の動作プログラムがデバッグ用プロ
グラムに書替えられデバッグ用プログラムを有しない第
２処理装ｆ２は、共有メモリ５のプログラムに従って動
作することでデバッグが可能となる。

従って、第２処理装置２は特別の治具を有することなく
デバッグが可能となる。

〔実施例〕

第２図は本発明の実施例のブロック図である。

図中、第１、第３図に示したものと同じものは同一符号
を付されている。

図中、３１，３２．３４が第１処理装置であるＣＰＵＩ
に接続される入出力部であり、３１はディスプレイ装置
、３２はキーボード、３４はプリンタである。又、３３
”が第２処理装置であるＣＰＵ２に接続される入出力部
であり、例として回線制御部３３″が図示されている。

共有メモリ５には、サブ側ＣＰＵ２の動作プログラムが
格納されている。

又、メモリ４１には第１図で説明したデバッグプログラ
ムが格納される領域４を有し、このプログラムに従って
メインのＣＰＵＩが動作して、共有メモリ５に格納され
たプログラムを書替える様にされている。

更にメモリ４１にはメインのＣＰＵＩの動作プログラム
も格納されている。

尚、共有メモリ５はサブ側ＣＰＵ２の動作時のワークエ
リアを含むものと考えて良い。

通常の動作は、以下の通りである。

メインのＣＰＵＩは前述の従来例と同様にして、ディス
プレイ３１．キーボード３２及びプリンタ３４を制御し
て特定の一つの処理を実行するが、センタシステム３３
１にオンライン接続する必要が生じた場合、メイン側の
ＣＰＵＩに割込制御部５１を介してサブ側のＣＰＵ２に
割込を行い、且つ、 能と一番奴。

従キ第−２処理装［＝２は巷−別の′ｆｔ１漬掲阿１ｉ
啓１シＣぐデフ（シ゛−グが回診を六１〕（１！施例） 割込制御部５１’＆介してセンタシステム３３１へのア
クセスの詳細指令ｙｃＰＵ２に供給する。

これを受けてＣＰＵ２は共有メモリに格納されている動
作プログラムに従って動作し、これにより、メイン側Ｃ
ＰＵＩからの指示に従う、センタアクセスを実行する。

？７’１ｌｌｌＣＰＵ２のプログラムのデバッグを行う
際には下の様に動作する。

キーボード３２からサブ側ＣＰＵ２のデバッグ指示をコ
ード入力することによりメイン側ＣＰＵ１へ入力指示す
る。

メイン側ＣＰＵＩはこれを解析しデバッグ指示である事
が判ると次の様に動作する。

先ず、メイン側ＣＰＵＩからサブ側ＣＰＵ２に対し割込
制御部５１を介して割込みをかけ、テノ（グをすべき旨
のコードをサブ側ＣＰＵ２に伝達する。

これにより、サブ側ＣＰＵ２は実行中のプログラムを停
止する。

次ニ、メイン側ＣＰＵＩはメモリ４１の領域４に格納さ
れたデバッグプログラムを実行させる。

このデバッグプログラムは、共有メモリ５に格納されて
いるサブＩＩｃＰＵ２の動作プログラム中、例えば分岐
命令前段、後段、一つの処理終了特低の位置にブレーク
命令、即ち一旦動作を停止し、他に割込みを出力する命
令を埋め込むという共有メモリ５の格納する動作プログ
ラムの書替えプログラムである。

メインＣＰＵＩは、このデバッグプログラムにより動作
しつつ、共有メモリ５の動作プログラムの書替えが終了
すると、割込制御部５１を介し割込をかけ、且つ、共有
メモリ５に格納されるプログラムの実行を指示する。

サブ側ＣＰＵ２はこの実行指示に基き、共有メモリ５に
格納された動作プログラムを実行する。

サブ側ＣＰＵ２が共有メモリ５の動作プロゲラＪ−を順
次読出し動作している途中に前述したブレーク命令が発
生する。

サブ９１　ＣＰ　Ｕ　２はこのブレーク命令に従って、
割込制御部５１を介し、メイン側ＣＰＵＩに割込を行う
。

メイン１１１１ＣＰＵｔは未だデバッグプログラム（メ
モリ４１に格納のデバッグプログラム）を実行しており
、この割込みＫよりブレーク命令を実行しごへ−しかろ
後、メインＩＩＩＩｃＰＵＩは共有メモリ５のワークエ
リアに格納されている檜々の情報、即ちサブが１ｃＰＵ
２及び動作プログラムの障害を解析し得る解析情報を読
出す。

読出された解析情報はメイン側ＣＰＵＩによりディスプ
レイ３１に供給され、表示出力される。

又はプリンタ３４に供給されて　　出力される。

操作者１はこの表示を見てキーボード３２を操作し、ブ
レーク解除指令をメイン側ＣＰｔＪ１に与える。尚、こ
の時のΦ−ボード３２の操作による指示に基いて上記解
析情報をプリンタ３４に出力する様にしても良い。

操作者による操作指示に基いてＣＰＵＩは動作し、割込
制御部５１を介し、サブ１ｌｌｌｃＰＵ２にブレークを
解除し、後続する動作プログラムを実行する様指示する
。

以下サブ伸ＣＰＵ２は上述の動作プログラムの実行と、
ブレーク命令の実行を繰返す。

ＣＰＵ２は共有メモリ５の動作プログラムな全て実行終
了すると、割込制御部５１を介してメイン側ＣＰＵＩに
終了の旨通知する。

メイン側ＣＰＵ１はこの終了通知に従ってディスプレイ
３１及びプリンタ３４に「デバッグ終了」を示す表示及
び　　出力を行わせる。

操作者はこれに基き、再度デバッグを行わせるか或は終
了するかを判断し、終了する場合にはその旨キーボード
３２から指示を行う。メイン側ＣＰＵＩはこの指示に基
き、共有メモリ５に格納したブレーク命令を削除し、共
有メモリ５の動作プログラムな其の動作プログラムに復
元する。

尚、ブレーク命令の設定位置をキーボード３２から設定
する場合には、メイン側ＣＰＵＩのメモリ４１に設定さ
れたアドレスを格納しておき、最終的なブレーク命令の
削除に当っては、このメモＩＪ４１を参照し、ＣＰＵＩ
は削除更新する。

又、再度デバッグを行う場合には上記削除’ｌ幼を行っ
た後、ディスプレイ３１に次のアドレス設定を入力する
様、操作者に対し表示し、以下、］記の処理を繰返す。

〔発明の効果〕

以上詳細に説明した様に本発明に依れば、他グ処理装置
が実行するプログラムを同一筐体内に＾置される。一方
の処理装置がデバッグ可能に更新するため、何らデバッ
グ治具が不要となり、又装置としてもデバッグのための
インターフェース機構が不要となり、小型化可能となる
。

【図面の簡単な説明】

第１図は本発明の原理声、 第２図は本発明の実施例のブロック図、第３図は従来の
ブロック図、 図中、１，２は第１．第２の処理装置、３，３′は入力
部、４はデバッグプログラム、５は共有メモリ、６は指
奎手段である。

Claims (1)

1. 【特許請求の範囲】 第１、第２の処理装置（１、２）と、 各々の処理装置に接続される入出力部（３、３′）とを
   備え、 第１、第２の処理装置が各々に接続される入出力部と共
   同して動作して、特定のデータ処理を行うデータ処理機
   のデバッグ制御方式であって、第１、第２の処理装置（
   １、２）に接続される共有メモリ（５）と、 第１の処理装置（１）に接続され、デバッグプログラム
   が格納されたデバッグプログラムメモリ（４）と、第１
   又は第２の処理装置（１、２）の少なく共一方に接続さ
   れ、第２の処理装置（２）にデバッグを指示する指示手
   段（６）とを設け、 該指示手段（６）の指示に従って第１の処理装置（１）
   に接続されるデバッグプログラムメモリ（４）からデバ
   ッグプログラムに従うプログラムを、該共有メモリ（５
   ）に格納し、第２の処理装置（２）は該格納されたプロ
   グラムにより、第２の処理装置（２）のプログをデバッ
   グすることを特徴とするデータ処理機のデバッグ制御方
   式。