JPS61198339A - マイクロプログラムデバツグ機能付きデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、ＣＰＵのマイクロプログラムのデバッグが
可能なマイクロブａグラムデバッグ機能付きデータ処理
装置に関する。

［発明の技術的背景とその問題点］ 従来のマイクロプログラム制御方式のデータ処理装置で
は、ＣＰＵのマイクロプログラムのデバッグは、固有の
、しかも限られた機能しか持たない装置によって行なわ
れており、その操作も複雑であった。このため、従来は
効率良くマイクロプログラムデバッグを行なうことは困
難であった。

［発明の目的」 この発明は上記事情に鑑みてなされたものでその目的は
、高機能で且つ操作性の良いマイクロプログラムデバッ
グ・ツールが実現できるマイクロプログラムデバッグ機
能付きデータ処理装置を提供することにある。

［発明の概要］ この発明によれば、マイクロプログラムデバッグの実行
制御を行なうサポートプロセッサと、マイクロプログラ
ムを格納する書換え可能な制御記憶、上記サポートプロ
セッサからの要求に応じてマイクロプログラム動作の停
止、並びにマイクロ命令の読出し／書込みを行なうＣＰ
Ｕコントロール部、このＣＰＵコントロール部により害
込み可能なアドレスマツチレジスタ、このアドレスマツ
チレジスタの内容と上記制御記憶に対するアドレスとを
比較し、一致検出時にその旨を上記コントロール部に通
知する比較器を有するＣＰＵとを具備したマイクロプロ
グラムデバッグ機能付きデータ処理装置が提供される。

上記ＣＰＵ内のＣＰＵコントロール部は、上記サポート
プロセッサからの要求が動作停止要求の場合、または上
記比較器が一致検出を通知した場合に、ＣＰＵのマイク
ロプログラム動作を停止する停止手段と、上記要求が読
出し要求の場合に、上記停止手段によって停止されたＣ
ＰＵ内部の特定装置に対してのみ１クロック動作を行な
わせ、上記サポートプロセッサにより指定される上記制
卸記憶のアドレスからのデータ読出しを行なう手段と、
上記要求が書込み要求の場合に、上記停止手段によって
停止されたＣＰＵ内部の特定装置に対してのみ１クロッ
ク動作を行なわせ、上記サポートプロセッサにより指定
される上記制御記憶のアドレスに同サポートプロセッサ
からの書込みデータを書込む手段と、上記要求が１ステ
ップ実行の場合に、上記停止手段によって停止されたＣ
ＰＵ内部に対して１クロック動作を行なわせる手段とを
備えており、マイクロプログラムデバッグに必要な１ス
テツプ毎のマイクロ命令の読出し／書込み、および１ス
テツプ毎のマイクロプログラム実行がサポートプロセッ
サからの要求に応じて行なわれる構成となっている。

［発明の実施例］ 第１図はこの発明の一実施例に係るマイクロプログラム
デバッグ機能付きデータ処理装置の構成を示す。同図に
おいて、１０はＣＰＵ、２０はＣＰＵ１０のマイクロプ
ログラムのデバッグの実行制御を行なうサポートプロセ
ッサである。ｃ　ｐ　ｕ　ｉｏにおいて、１１は各種の
マイクロプログラムを格納する書換え可能な制御記憶、
１２はサポートプロセッサ２０からの要求に応じてｃ　
ｐ　ｕ　ｉｏのマイクロプログラム動作の停止、並びに
マイクロ命令の読出し／書込み等を行なうＣＰＵコント
ロール部である。

制御記憶１１は、同制御記憶１１から読出されるマイク
ロ命令を保持するマイクロ命令レジスタ（以下、ＭＩＲ
と称する）１３の入力、および同制御記憶１１に対する
書込みデータを保持する書込みレジスタ１４Ｗの出力と
、信号線３１によりそれぞれ接続されている。ＭＩＲ１
３の出力は、信号線３２により、読出しレジスタ１４Ｒ
およびマイクロ命令実行用のレジスタ１５の各入力と接
続されている。読出しレジスタ１４Ｒの出力は信号線３
３により、書込みレジスタ１４Ｗの入力は信号線３４に
より、いずれもＣＰＵコントロール部１部上２続されて
いる。

ＭＩＲ１３のクロック入力は信号線３５によりオアゲー
ト（以下、ＯＲと称する）１６の出力と接続されている
。０Ｒ１６の一方の入力は（後述するクロック発生器１
７から発生されるクロック信号に同期した）クロック信
号ＣＬＫを伝達する信号１３Ｂに接続され、０Ｒ１６の
他方の入力はクロック信＠ＣＬＫＩを伝達する信号線３
７によりＣＰＵコントロール部１部上２続されている。

上記クロック信号ＣＬＫは、レジスタ１５のクロック入
力にも供給されるようになっている。読出しレジスタ１
４Ｒのクロック入力はクロック信号ＣＬＫ２を伝達する
信号線３８により、書込みレジスタ１４ＷのりＯツク入
力はクロック信号ＣＬＫ３を伝達する信号Ｉ！３９によ
り、いずれもＣＰＵコントロール部１部上２続されてい
る。

１７はＣＰ　ｔＪ　１０の動作に必要なりロック信号を
生成するクロック発生器（以下、ＣＧと称する）である
。ＣＧ１７は同ＣＧ　１７のクロック生成動作停止を指
定する信号線４１によりＣＰＵコントロール部１部上２
続されている。１８は入力Ａ、Ｂ、Ｓを有し、Ａ、Ｂい
ずれか一方を、入力Ｓの内容に応じて選択するセレクタ
（以下、ＳＥＬと称する）である。

５ＥＬｉ８の入力Ａは信号線４２によりＣＰＵコントロ
ール部１２と接続され、入力Ｂは信号線４３によりＭＩ
Ｒ１３と接続される。信号線４３は、ＭＩＲ１３に保持
されたマイクロ命令のアドレス部（分岐アドレス部）の
内容を伝達するのに用いられる。また、５ＥＬ１８の入
力Ｓは信号線４４によりＣＰＬＪコントロール部１２と
接続されている。Ｓ　Ｅ　１１８の出力は、制御記憶１
１のアドレスを生成するマイクロシーケンサ１９と信号
線４５により接続されている。マイクロシーケンサ１９
は、信号＠４４によりＣＰＵコントロール部１部上２信
号線４６によりＭＩＲ１３と、それぞれ接続されている
。信号線４６は、ＭＩＲ１３に保持されたマイクロ命令
の分岐指定部の内容を伝達するのに用いられる。マイク
ロシーケンサ１９で生成されたアドレスは、信号線４７
により制御記憶１１のアドレス入力に供給されるように
なっている。

２１はＣＰＵコントロール部１部上２り書込み可能なア
ドレスマツチレジスタ（以下、ＡＭレジスタと称する）
、２２は比較器である。ＡＭレジスタ２１の入力は信号
線４８によりＣＰＵコントロール部１部上２続され、Ａ
Ｍレジスタ２１の出力は信号＠４９により比較器２２の
一方の入力と接続されている。比較器２２の他方の入力
は信号線４７に接続され、比較器２２の出力は信号ｌｌ
５１によりＣＰＵコントロール部１部上２続されている
。

ｃ　ｐ　ｕ　ｉｏおよびサポートプロセッサ２０はシス
テムバス６０により相互接続されている。またＣＰＵ〈
内のＣＰＵコントロール部１部上２よびサポートプロセ
ッサ２０はシリアルバス７０により相互接続されている
。なお第１図において、主記憶装置などは省略されてい
る。

次にこの発明の一実施例の動作を説明する。ＣＰＵ、１
０においては、マイクロシーケンサ１９により次に実行
すべきアドレスが生成され。マイクロシーケンサ１９で
生成されたアドレスは信号線４７を介して制御記憶１１
に供給され、これにより制御記憶１１の対応するアドレ
スからマイクロ命令が取出される。制御記憶１１から取
出されたマイクロ命令は信号線３１を介してＭＩＲ１３
に供給され、ＣＧ１７からのクロック信号に同期したり
Ｏツク信号ＣＬＫがそのクロック入力に供給されること
により、同ＭＩＲ１３に保持される。上記クロック信号
ＣＬＫはレジスタ１５のクロック入力にも供給される。

これにより、ＭＩＲ１３に保持されていたマイクロ命令
は、信号線３２経出でレジスタ１５に保持される。

レジスタ１５に保持されたマイクロ命令の所定ツーイー
ルドの各ビット（または所定フィールドのデコード信号
）はＣＰ　Ｕ　１０内の各部に導かれ、これにより各部
が制御される。ＭＩＲ１３に保持されたマイクロ命令の
アドレス部の内容は信号線４３を介して５ＥＬ１８の入
力Ｂに供給され、同分岐指定部の内容は信号線４６を介
してマイクロシーケンサ１９に供給される。５Ｅ１１８
は、（後述するマイクロプログラム・デバッキング・モ
ードにない）通常状態においては、入力Ｂの内容、即ち
アドレス部の内容を選択する。このアドレス部の内容は
、信号線４５を介してマイクロシーケンサ１９に供給さ
れる。マイクロシーケンサ１９は前回生成したアドレス
を＋１する＋１回路を内蔵しており、通常状態では、こ
の＋１回路の出力または５Ｅ１１８より選択されたアド
レス部の内容（分岐アドレス）をマイクロ命令の分岐指
定部の内容に応じて選択し、次の実行アドレスを出力す
る。なお、マイクロシーケンサ１９は、上記したアドレ
スの他に、マクロ命令により指定される１連のマイクロ
命令処理の先頭アドレス、および割込み発生時に指定さ
れるアドレス等も選択する機能を有しているが、この発
明に直接関係しないためこの点に関する詳細な説明は省
略する。

さてサポートプロセッサ２０は、ＣＰ　Ｕ　１０のマイ
クロプログラムのデバッグを行ないたい場合、＜　ｃ　
ｐ　ｕ　ｉｏのマイクロプログラムの動作の停止を要求
する）動作停止要求を発生し、同要求をシリアルバス７
０経由でＣＰ　Ｕ　１０内のＣＰＵコントロール部１２
に転送する。ＣＰＵコントロール部１２は、サポートプ
ロセッサ２０からの動作停止要求に応じて信号線４１を
０ＦＦＬ、ＣＧ　１７の動作を停止させる。これにより
ＣＰ　Ｕ　１０の動作に必要なりロック信号の生成が停
止される。この結果、ＣＰ　ＬＪ　１０のマイクロプロ
グラム動作が停止される。この停止状態を、マイクロプ
ログラム・デバッキング・モードと呼ぶ。ＣＰＵコン十
ロール部１２は、サポートプロセッサ２０からの動作停
止要求の実行を完了すると、即ちＣＰ　Ｕ　１０をマイ
クロプログラム・デバッキング・モード（以下、ＭＰＤ
モードと称する）に設定すると、シリアルバス７０を介
してサポートプロセッサ２０に割込みをかけ、同プロセ
ッサ２０にその旨を通知する。これにより、サポートプ
ロセッサ２０はＣＰ　Ｌｌ　１０のマイクロプログラム
動作が停止されていること、即ちＭＰＤモードの設定が
行なわれたことを認識する。

サポートプロセッサ２０は、ＭＰＤモードにおいて割引
記憶１１の内容（マイクロ命令）を読出したい場合、所
望のアドレスおよび読出し要求をＣＰＵコントロール部
１２に転送する。ＣＰＵコントロール部１２は、サポー
トプロセッサ２０からの読出し要求に応じ、同プロセッ
サ２０で指定されたアドレスを信号線４２経由で５ＥＬ
１８の入力Ａに供給すると共に、信号線４４をＯＮする
。５Ｅ１１８は、信号＄１１４４がＯＮ状態の場合、入
力Ａ、Ｂのうち入力Ａの内容、即ちサポートプロセッサ
２０で指定されたアドレスを選択し、信号線４５経由で
マイクロシーケンサ１９に供給する。マイクロシーケン
サ１９は、信号線４４がＯＮ状態の場合、５Ｅ１１８か
らのアドレスを信号線４６の状態に無関係に選択し、信
号線４１経由で制翻記憶１１に供給する。これにより、
サポートプロセッサ２０で指定された制御記憶１１のア
ドレスから、対応するマイクロ命令が信号線３１上に読
出される。ＣＰＵコントロール部１２は、サポートプロ
セッサ２０からの読出し要求に応じ、信号線３７上にク
ロック信号ＣＬＫ１を１クロツクだけ出力する。このク
ロック信号ＣＬＫＩは０Ｒ１６および信号線３５を介し
てＭＩＲ１３のクロック入力に供給され、これにより信
号！ｌＡ３１上のマイクロ命令がＭＩＲ１３に保持され
る。またＣＰＵコントロール部１２は、クロック信号Ｃ
ＬＫＩ出力後一定時間が経過すると信号線３８上にクロ
ック信号ＣＬＫ２を１クロツクだけ出力する。このクロ
ック信号ＣＬＫ２は読出しレジスタ１４Ｒのり白ツク入
力に供給され、これによりＭＩＲ１３に保持されたマイ
クロ命令が信号１１３２経由で読出しレジスタ１４Ｒに
取込まれる。ＣＰＵコントロール部１２は上記の動作を
完了すると、サポートプロセッサ２０に割込みをかける
。サポートプロセッサ２０は、読出し要求に対するＣＰ
Ｕコントロール部１２からの割込みに応じ、シリアルバ
ス７０．同ＣＰＵコントロール部１２、および信号線３
３を介して読出しレジスタ１４Ｒの内容を読取り、デバ
ッグに必要な処理を行なう。

次に、ＭＰＤモードにおける制御記憶１１に対する書込
み動作を説明する。サポートプロセッサ２０は、ＭＰＤ
モードにおいて制御記憶１１の所望のアドレスに所望の
マイクロ命令を書込みたい場合、上記アドレスおよび書
込み要求をシリアルバス７０経由でＣＰＵコントロール
部１２に転送する。またサポートプロセッサ２０は、所
望の書込みデータ（マイクロ命令）をＣＰＵコントロー
ル部１２に転送する。ＣＰＵコントロール部１２は、サ
ポートプロセッサ２０からの書込み要求に応じ、同プロ
セッサ２０からの書込みデータを信号線３４上に出力す
ると共に、信号線３９上にクロック信号ＣＬＫ３を１ク
ロツクだけ出力する。これにより、クロック信号ＣＬＫ
３は書込みレジスタ１４Ｗのクロック入力に供給され、
信号線３４上の書込みデータは書込みレジスタ１４Ｗに
保持される。またＣＰＵコントロール部１２は、サポー
トプロセッサ２０からの書込み要求に応じ、読出し要求
時と同様のアドレス制御を行なう。しかして、マイクロ
シーケンサ１９から制御記憶１１に対し、サポートプロ
セッサ２０で指定されたアドレスが選択出力される。こ
の結果、サポートプロセッサ２０で指定された制御記憶
１１のアドレスに、書込みレジスタ１４Ｗの内容、即ち
サポートプロセッサ２０から転送された書込みデータ（
マイクロ命令）が書込まれる。このとき、ＣＰＵコント
ロール部１２から信号線３７上にクロック信号ＣＬＫＩ
を１クロツク出力し、上記書込みデータをＭＩＲ１３に
ロードすることも可能である。

また第１図の構成では、ＣＰ　Ｕ　１０のマイクロプロ
グラム動作を停止させて、制御記憶１１の指定アドレス
の読出し／書込みを行なった場合、その停止時の実行ア
ドレスを例えばサポートプロセッサ２０またはマイクロ
シーケンサ１９が上記した一連の動作中保持していれば
、同アドレスをＣＰＵコントロール部１２を通して再設
定し、ＣＧ　１７を再起動することにより、停止前後で
連続性を損うことなくマイクロプログラムの処理を続行
することが可能となる。

更に第１図の構成では、ＭＰＤモードにおいて、サポー
トプロセッサ２０が前記したように制御記憶１１に対す
るアドレス指定を行ない、ＣＰＵコントロール部１２を
通してＣＧ１７を１クロック分だけ動作させることによ
り、マイクロプログラムの１ステツプ毎の実行も可能で
ある。

また、この実施例では、マイクロプログラムの特定アド
レスが実行された場合にマイクロプログラム動作を停止
させる、いわゆるマイクロプログラム・アドレスマツチ
機能が、次に示すように実現される。サポートプロセッ
サ２０は、マイク９プログラムの特定アドレスでその動
作を停止させたい場合、その旨の要求を該当アドレスと
共にＣＰＵコントロール部１２に供給する。ＣＰＵコン
トロール部１２は、サポートプロセッサ２０からの要求
に応じ、サポートプロセッサ２０から供給されたアドレ
スを信号線４８経由でＡＭレジスタ２１に設定する。

ＡＭレジスタ２１の設定アドレスは信号線４９経由で比
較器２２の一方の入力に供給される。比較器２２の他方
の入力にはマイクロシーケンサ１９から出力される制御
記憶１１に対するアドレスが供給される。

比較器２２は、上記両アドレスを比較する。そして比較
器２２は一致を検出すると、その旨を信号線５１経由で
ＣＰＵコントロール部１２に通知する。ＣＰＵコントロ
ール部１２は、比較器２２からの一致検出通知に応じて
信号線４１を０ＦＦＬ、ＣＧ１７の動作を停止させる。

これにより、マイクロプログラムの動作が停止する。す
なわち、マイクロプログラム・アドレスマツチ機能が実
現される。

上記したように、この実施例によれば、サポートプロセ
ッサ２０からの要求に応じ、ＣＰ　Ｕ　１０のマイクロ
プログラム動作の停止、制御記憶１１の指定アドレスの
読出し／ｌ込み、マイクロプログラムの再実行、任意ア
ドレスからのマイクロプログラムの実行、任意アドレス
からのマイクロプログラムの１ステップ実行、更にはマ
イクロプログラムが特定アドレスを実行した場合のマイ
クロプログラム動作停止が行なえる。したがって、これ
らの諸撮能を、サポートプロセッサ２０（の例えばソフ
トウェア）が適当に組合わせることにより、マイクロプ
ログラムをトレースモードで走行させたり、或はマイク
ロプログラム上にブレークポイントを設定したり、とい
った高度なマイクロプログラムデバッグ機能が実現でき
る。

なお、サポートプロセッサ２０にＣＲＴディスプレイ端
末などを接続し、同端末装置を操作することにより上記
した動作要求を発行すると共に必要な情報を画面表示す
るようにすれば、マイクロプログラムデバッグが一層効
率的に行なえる。また、保守診断用のサポートプロセッ
サに上記したデバッグ機能を付加することにより、ＣＰ
Ｕの集中管理が可能となる。

［発明の効果］ 以上詳述したようにこの発明によれば、マイクロプログ
ラムの実行制御がサポートプロセッサにより行なうこと
ができ、同サポートプロセッサ上に高機能で且つ操作性
の良いマイクロプログラムデバッグ・ツールを実現でき
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロブログラム
デバッグ機能付きデータ処理装置のブロック構成図であ
る。 １０・・・ＣＰＵ、１１・・・制御記憶、１２・・・Ｃ
ＰＵコントロール部、１３・・・マイクロ命令レジスタ
（ＭＩＲ）、１４Ｒ・・・読出しレジスタ、１４Ｗ・・
・書込みレジスタ、１７・・・クロック発生器（ＣＧ）
、１８・・・セレクタ（ＳＥＬ）、１９・・・マイクロ
シーケンサ、２０・・・サポートプロセッサ、２１・・
・アドレスマツチレジスタ（ＡＭレジスタ）、２２・・
・比較器、６０・・・システムバス、７０・・・シリア
ルバス。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムデバッグの実行制御を行なうサポー
   トプロセッサと、 マイクロプログラムを格納する書換え可能な制御記憶、
   上記サポートプロセッサからの要求に応じてマイクロプ
   ログラム動作の停止、並びにマイクロ命令の読出し／書
   込みを行なうＣＰＵコントロール部、このＣＰＵコント
   ロール部により書込み可能なアドレスマッチレジスタ、
   このアドレスマッチレジスタの内容と上記制御記憶に対
   するアドレスとを比較し、一致検出時にその旨を上記コ
   ントロール部に通知する比較器を有するＣＰＵと、を具
   備し、 上記ＣＰＵコントロール部は、上記サポートプロセッサ
   からの要求が動作停止要求の場合、または上記比較器が
   一致検出を通知した場合に、上記ＣＰＵのマイクロプロ
   グラム動作を停止する停止手段、上記要求が読出し要求
   の場合に、上記停止手段によって停止されたＣＰＵ内部
   の特定装置に対してのみ１クロック動作を行なわせ、上
   記サポートプロセッサにより指定される上記制御記憶の
   アドレスからのデータ読出しを行なう手段、上記要求が
   書込み要求の場合に、上記停止手段によって停止された
   ＣＰＵ内部の特定装置に対してのみ１クロック動作を行
   なわせ、上記サポートプロセッサにより指定される上記
   制御記憶のアドレスに同サポートプロセッサからの書込
   みデータを書込む手段、および上記要求が１ステップ実
   行の場合に、上記停止手段によって停止されたＣＰＵ内
   部に対して１クロック動作を行なわせる手段を備えてい
   ることを特徴とするマイクロプログラムデバッグ機能付
   きデータ処理装置。