JPS62203285A

JPS62203285A - ラスタ処理用変換回路

Info

Publication number: JPS62203285A
Application number: JP61207637A
Authority: JP
Inventors: ロバート・シー・ローズ; ネド・シー・フオリスター
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1986-02-28
Filing date: 1986-09-03
Publication date: 1987-09-07
Also published as: CA1268870A; GR862202B; FI863815A0; IE862164L; ZA866373B; DK414186D0; CN1005437B; FI863815A; CN86106165A; US4799173A; AU6174886A; KR870008262A; EP0235471B1; BR8604139A; DE3689331T2; EP0235471A2; KR900001964B1; DE3689331D1; DK414186A; EP0235471A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ビデオディスプレイの分野にはラステロップ（ｒａｓｔ
ｅｒｏｐ）と指称される技術がある。これはラスク処理
の速記式表示法である。一般にラステロップなる概念は
、パターンとして配列された情報を該パターン又はその
ある種の変形パターンを維持しつつメモリの１つの場所
からメモリの別の場所に移動させることを意味する。公
知の回路装置では、画素情報ビットによって定義される
パターンが拡大又は縮小される。しかし乍ら、かかる拡
大及び縮小は寸法の整数倍で行うことはできるが寸法の
分数倍で行うことはできない。更に、従来技術のラステ
ロップ回路は、ビデオディスプレイスクリーンに表示さ
れる像を（例えば９０度の倍数で）回転させる手段を備
えていた。しかし乍ら、９０度以外の任意の角度で像を
回転させると、回転した像の縁端線がしばしば階段関数
の形状に酷似し、完全像を表示するために必要な幾つか
の画素で空孔が生じる。本発明はかかる空孔が充填され
るように構成されている。更に、本発明のシステムによ
れば、ソース像と転送先像との間で多くの異なる変換が
可能である。例えば、本発明のシステムによれば、ユー
ザーは１つのフォントのソースを使用して異なる多数の
フォントサイズをディスプレイし得る。

本文では、ラスク処理の実行中に誘導される並列ベクト
ル列を「誘導（ｄｒａｗｎ）Ｊベクトルと指称する。こ
れら「誘導」ベクトルの原点列は「原（ｏｒｉｇｉｎ）
Ｊベクトルと指称されるベクトルを形成する。例えば第
２図で、符号１７及び３９は「誘導」ベクトルを示し符
号２３はこの「誘導」ベクトルを得るための原ベクトル
を示す。ソース像が、Ｙ方向に延びる１つのベクトル（
即ちＹベクトル）を原点としてＸ方向に延びる複数の並
列ベクトル（即ちＸベクトル）から構成されているとき
、「誘導」ベクトルはソース像のＸベクトル及び変換像
の変換（即ち回転及び／又は基準化された）Ｘベクトル
であり、「原」ベクトルはソース像のＹベクトル及び変
換像の変換Ｙベクトルである。

本発明の回路装置は、ソースアドレス生成回路と、誘導
ベクトル転送先アドレス生成回路と、原ベクトル転送先
アドレス生成回路とを含む。ソースアドレス回路は、像
メモリ内の矩形領域を定義する一連の画素アドレスを生
成する。誘導ベクトル転送先アドレス回路は像メモリ内
の任意の線をトレースする一連の画素アドレスを生成す
る。原ベクトル転送先アドレス回路は、像メモリ内の誘
導ベクトル転送先アドレス回路からの画素アドレスによ
ってトレースされた線以外の線をトレースする一連の画
素アドレスを生成する。原ベクトルに沿った各点は誘導
ベクトルの原点として使用される。１つの原ベクトルに
沿った始点をもつ複数の誘導ベクトルの組み合わせによ
って、像メモリ内の任意の向きの平行四辺形を定義する
一連の画素アドレスが得られる。この平行四辺形は、ソ
ース矩形の変換である。即ち各転送先誘導ベクトルは対
応するソース誘導ベクトルの変換であり、転送先願ベク
トルはソース原ベクトルの変換である。

従って、ソース矩形の像は、像メモリ内で任意の平行四
辺形に変換され得る。更に、本発明のシステムはソース
像と変換像とを異なるサイズにするための倍率処理回路
を含む。

転送先アドレス回路の各々はＸアドレス回路とＹアドレ
ス回路と計数回路とＢｒｅｓｅｎｈａｍアルゴリズム回
路とを含む。本発明のシステムは１つの水平走査中に９
６０ナノ秒の時間フレームを生成するタイミング回路を
含む回路装置と共に使用される。

１つ置きの時間フレームがスクリーンのリフレッシュに
使用される。残りの時間フレームはソースアドレスから
画素情報を読み取ってビットマツプメモリの転送先アド
レス？こ画素情報を書き込むために使用される。Ｘアド
レス回路及びＹアドレス回路はこの画素情報を書き込む
ためのアドレスを生成する。計数回路は誘導中のベクト
ルの誘導完了時点を決定する。誘導ベクトルの画素値全
部が書き込まれると、計数回路はシステムにメツセージ
を送り、これに対応して原ベクトルアドレスが増分され
る。Ｂｒｅｓｅｎｈａｍアルゴリズム回路は、システム
がベクトルの長袖成分又は短軸成分に沿って画素アドレ
スを増分するか又は像メモリ内で任意の線をトレースす
る一連の画素アドレスを生成するための制御信号を供給
する。Ｂｒｅｓｅｎｈａｍアルゴリズム回路はまた、通
常の１つの画素値の２増分による斜め移動に割り込んで
その代わりに１つの画素値を１増分アドレス手順で移動
させ次に第２増分アドレスを生成して通常の斜め移動を
与えることによって空孔を充填するために使用される。

２段階手順によって空孔が充填される。原ベクトル転送
先アドレス回路は像メモリ内の別の線をトレースする一
連の画素アドレスを生成する。原ベクトルに沿った各点
が誘導ベクトルの原点として使用される。その結果、像
メモリ内の任意の向きの平行四辺形を定義する一連の画
素アドレスが得られる。従って、ソースの矩形領域は像
メモリ内の別の場所（転送先）で任意の構成の平行四辺
形に変換され得る。更に、基準化回路は、ソースと変換
像生を異なるサイズにするために使用される。

本発明の別の特徴及び利点は添付図面に基づく以下の記
載より明らかにされるであろう。

第１図は、原ベクトル転送先アドレス回路１３と誘導ベ
クトル転送先アドレス回路１５とソース論理回路５５と
を示す。ソース論理回路５５は像メモリのソース部分か
らラステロップデータを読み取るための画素アドレスを
生成する。誘導ベクトル及び原ベクトルの転送先アドレ
ス回路１５及び１３は像メモリの転送先部分にデータを
書き込むための画素アドレスを生成する。ソース及び転
送先の画素アドレスはアドレス収集回路５７に送られて
バッファされ、リフレッシュアドレスと組み合わせられ
、アドレス回路５９を介してビットマツプメモリに書き
込むために行列に多重化される。判り易いように１平面
メモリと「１」又はｒＯＪに等しい画素値とだけに関し
て考察する。ソースアドレスは画素値を読み取るための
基準を生成する。その結果、転送先アドレスが生成され
ると、「アドレスされた」ソース場所からの画素値がビ
ットマツプメモリ６３の内部で転送先アドレスに転送さ
れる。

ユーザーは原ベクトルに使用される値と誘導ベクトルに
使用される値とを選択し得る。各ベクトル毎にＸ範囲Ｄ
ＸとＹ範囲ＤＹとが存在する。長袖は最大範囲をもつ軸
と定義される。即ち絶対値ＤＸ＞絶＝１６一対値ＤＹならばＸが長軸である。以下の記載ではＸ軸を
長袖、Ｙ軸を短軸と想定する。ユーザーは（第２図に示
す）ＳＤＸ、　ＳＤＹ、　ＦＤＸ及びＦＤＹノ値を決定
することによって長袖と短軸とを選択する。ユーザーは
またＤＸ及びＤＹと共に指示すべき算術符号を決定する
ことによって、転送先での像の誘導方法を決定する。

第２図で誘導すべきベクトル１７は、２つのベクトル成
分ＰＤＸ及びＦＤＹによって定義される。点１９の右側
に向かう水平方向と線２１の上側に向かう垂直方向とを
正方向とすると、第２図のベクトル成分ＦＤＸ及びＦＤ
Ｙは双方とも正である。ユーザーはＦＤＸとＦＤＹとの
値を正の値として第１図の回路１５に入れる。第２図の
ベクトル成分ＳＤＫとＳＤＹとによって定義されるベク
トル２３は原ベクトルとして選択されている。ＳＤＩは
点１９から左方向に向かうので負の値であるが成分ＳＤ
Ｙは正の符号をもつ。ＳＤＩとＳＤＹとは適当な算術符
号を伴って第１図の回路１３に入る。転送先アドレス回
路Ｉ３及び１５において、ＤＸの絶対値（即ちＳＤＸ及
びＰＤＸ）はＤＹの絶対値（即ちＳＤＹ又はＦＤＹ）か
ら減算され、その結果はＤＸ及びＤＹの算術値と共に、
各ベクトルがどの八分の一円に含まれるかを示す。ＤＸ
対ＤＹの関係と、ＤＸとＤＹとの符号と、これらＤＸ及
びＤＹを含む八分の一円とが第３図に示されている。

第３図から明らかなごとく、３つのパラメータが既知の
ときベクトルの八分の一円の位置は既知である。ＤＸの
算術符号とＤＹの算術符号とＤＸ又はＤＹのいずれが大
きいかが既知のときシステムはベクトルがどの八分の一
円に含まれるかを認識する。

前記のごとくユーザー（プログラム）はＤＸ及びＤＹの
算術符号と絶対値とを与える。３つのパラメータを示す
信号はライン２５．２７を夫々介してプログラマプ１し寥論理アレイ（ＰＬＡ）２９．３１に伝送される。ＰＬ
Ａ２９゜３１の夫々は原ベクトル及び誘導ベクトルの転
送先アドレス回路１３．１５内のスイッヂング回路を制
御すべく機能する。好適具体例においてＰＬＡはＳｉｇ
−ｎｅｔｉｃ　Ｃｏｒｐｏｒａｔｉｏｎにより製造され
るパーツ番号８２Ｓ１００である。

また第１図よりライン３３．３５が転送先アドレス回路
１３．１５を状態器３７に接続することも理解されよう
。ベクトルが誘導されると転送先アドレス回路１５はＸ
アドレスの増分を毎回計数するであろう。

Ｘのカウント数が値ＦＤＸに到達するとベクトル１７の
誘導が完了したことを示す信号がライン３５を介して状
態器３７に送られる。次に状態器３７はＰＬＡ２９，３
１の双方に信号を送る。状態器３７からのこの信号に応
答して、ＰＬＡ２９はベクトル２３の−ＤＸ及び＋ＤＹ
のベクトル成分に沿ったアドレス値を増分するように転
送先アドレス回路１３のスイッチを設定する。

更に、ＰＬＬａＩ３原ベクトル２３の出発アドレスを与
えるように転送先アドレス回路１５を初期設定する。

原ベクトル２３の成分アドレスを増分し原ベクトル２３
の増分アドレスに始点をもつようにＸ及びＹアトレスを
初期設定することによって、第２ベクトルが開始され、
完了するまで誘導される。好適具体例の状態器３７はＳ
ｉｇｎｅｔｉｃ　Ｃｏｒｐｏｒａｔｉｏｎによって製造
されるパーツ番号８２Ｓ１００である。

更に、第１図は誘導ベクトル基準化回路４１と原ベクト
ル基準化回路４３とを示す。基準化回路４１への入力は
ライン４５の誘導ベクトル倍率ＦＳであり、基準化回路
４３への入力はライン４７の原ベクトル倍率ＳＳである
。倍率と基準化回路とによって本発明のシステムは像の
サイズを分数倍又は整数倍で拡大又は縮小し得る。ソー
ス像の拡大（即ち倍率増加）は、ソースからの１つの画
素値を転送先の多数の画素場所にコピーすることによっ
て行なわれる。

縮小はソースからの多数の画素値を転送先の１つの画素
値に変換することによって行われる。

例えば拡大のためには、誘導ベクトル画素アドレスが生
成される度毎に誘導ベクトル基準化回路４１で（常に１
未満の）倍率ＦＳを累算する。基準北回路４１は誘導中
のベクトルのアドレスが増分されるべきであることを状
態器３７に指示する信号をライン４９に送るように設計
されている。状態器３７はＰＬＡ３１に信号を送り、こ
の結果、転送先アドレス回路１５は誘導中のベクトルの
アドレスを増分する。倍率の和が１を超過すると基準化
回路４１がライン５１に信号を送り、その結果状態器３
７がＰＬＡ５３に信号を送る。ＰＬＡ５３はこれに応答
してソース論理回路５５に信号を送る。ソース論理回路
５５はソースアドレスを増分する。前記のごとく、像を
拡大するときはシステムが１つのソースアドレスの画素
値ヲ多数の転送先アドレスにコピーする必要がある。像
を縮小するときはシステムが１つの転送先アドレスで１
つの画素値を生成する前にソース像から多数の画素値を
読み取る必要がある。例えばソースの像が４ユニツトの
長さのベクトルをもちこの像を２．５倍に拡大すること
がプログラムによって要求されると、得られるベクトル
は１０ユニツトの長さであろう。システムはソースの最
初の画素値から拡大像の３つの画素値を生成し、第２の
ソース画素値から拡大像のもう２つの画素値を生成し、
第３のソース画素値から拡大像のもう３つの画素値を生
成し、最後のソース画素値から拡大像のもう２つの画素
値を生成することによってこの割当てを処理する。従っ
てソースの４つの画素値に対して拡大像に１０個の画素
値が存在するであろう。基準化回路４１．４３は拡大像
の画素値生成の前記平均化を達成するように設計されて
いる。

アドレス収集論理５７とビットマツプメモリ６３とは本
発明の一部を構成する回路素子ではないが本発明によっ
て生成される信号を使用するための有効な手段の例であ
る。

第１図は転送先アドレス回路１３に接続された２　・つ
の入力ライン６５．６７を示す。ライン６７．６５の値
ｘ１゜Ｙｌは夫々、メモリの転送先セクションの変換像
の始点のＸアドレス及びＹアドレスを示す。初期設定手
順中のＳｘ及びＳＹの値は回路１３から回路１５に転送
される。従って、初期設定が終了しシステムが像の変換
を開始した後の各誘導ベクトルの始点は原ベクトルの最
終生成画素値のアドレスである。ビットマツプメモリに
送られるアドレスＦｘ及びＰＹが誘導ベクトル転送先ア
ドレス回路１５のみからでることに注目されたい。従っ
てＦＸ及びＦＹの値を変更することによって変換像が拡
大される。原ベクトルは状態器３７からの制御信号に応
答して初期設定アドレスを変更することによって前進し
従って変換される。基準化回路４１．４３はこれら回路
を初期設定するための制御信号を（ライン６９及び７１
を介して）状態器３７から受信する。状態器３７とＰＬ
Ａ２９，３１とはプログラマブルなデバイスであり本文
に記載のステップを実行するようにプログラムされ得る
。

第４図から第７図は誘導ベクトル転送先アドレス回路１
５に内蔵された１組の回路を示す。第８図から第１１図
は原ベクトル転送先アドレス回路１３に内蔵された１組
の回路を示す。第１１図はＳｘアドレスの生成回路を示
し、このＳｘアドレスは第７図のライン７−３の入力に
なる。第４図から第１１図に示す回路は論理形即ちスイ
ッチ、加減算デバイス、アキュムレータ（累算器）、レ
ジスタ等として示されている。実際にはこれらの回路は
電子的にスイッチングされる複数の集積回路チップから
構成される。第４図から第１３図の回路全部のスイッチ
と第１図の回路５５のスイッチとの好適具体例はマルチ
プレクサであり、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ
　Ｃｏｒｐｏｒａｔｉｏｎ製造のパーツ番号７４１５３
である。別の型のスイッチング手段及び別の形のマルチ
プレクサの使用も可能である。第４図から第１３図の回
路全部の加減算デバイス及び第１図の回路５５の加減算
デバイスの好適具体例はＴｅｘａｓ　Ｉｎｓｔｒｕｍｅ
ｎｔｓ　Ｃｏｒｐｏｒａｔｉｏｎ製造のパーツ番号７４
１８１である。第４図から第１３図の回路全部のアキュ
ムレータ及び第１図の回路５５のアキ、ムレータの好適
具体例はＴｅｘａｓ　１ｎｓｔ−ｒｕｍｅｎｔｓ　Ｃｏ
ｒｐｏｒａｔｉｏｎ製造のパーツ番号７４９１である。

別の型の加減算デバイス及び別の型のアキュムレータの
使用も可能である。レジスタ８−１３の如きレジスタは
Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　Ｃｏｒｐｏｒａ
ｔｉｏｎ製造のパーツ番号７４７４である。

初期設定中に、ＰＬＡ２９が（状態器３７からの信号に
応答して）スイッチ１１−１を「０」状態１１−２に設
定する。

更にスイッチ１１−３は「０」状態１１−４に設定され
る。

従って、加減算デバイス（Ａ　−３）　１１−５で０に
Ｏが加算され、アキュムレータ１１−６に和Ｏが入る。

従って第１１図のＳｘアドレス回路が最初に０にリセッ
トされる。第４図から第１０図の回路は同様にリセット
されるべく動作し、これら回路全部が０にリセットされ
る。初期設定中の次のステップでは、ＰＬＡ２９がスイ
ッチ１１−３をｘ１人カライン１１−７に設定する。

スイッチ１１−１は「０」状態に維持される、即ち、ラ
イン１１−２に接続されている。適正なりロック時間中
にｘ１アドレスが加減算デバイス１１−５で０に加算さ
れ、和（即ちＸＩ）がアキュムレータ１１−６に転送さ
れる。アキュムレータ１１−６の値はＳｘアドレスとし
て端子１１−８に存在し、これが誘導ベクトル転送先ア
ドレス回路１５に出力される。

第１０図の回路の動作は第１１図の回路の動作に等しい
が、但し、ライン１０−７に示すようにこの回路の入力
は転送されるべき像の始点のＹ１アドレスである。

第６図及び第７図の回路は第１０図及び第１１図の回路
から入力信号Ｓｖ及びＳＸを夫々受信する。これら信号
は誘導ずべき対応ベクトルの出発アドレスを示す。アド
レス値ＳＹ及びＳｘは夫々、スイッチ６−１を「０」ラ
イン６−２に設定し、スイッチ６−３をＳＹライン６−
７に設定し、スイッチ７−１を「０」ライン７−２に設
定し、スイッチ７−３をＳｘライン７−７に設定するこ
とによってＡ−Ｓデバイス６−５及び７−５でＯに加算
される。

ＳＹ及びＳｘの値は夫々アキュムレータ６−６及び７−
６に記憶される。ＦＹ及びＦＸの出発アドレス値が夫々
ＳＹ及びＳｘに等しく設定され、ＳＹ及びＳＸはまた夫
々Ｙ１及びＸｌに等しい。最初の誘導ベクトルと原ベク
トルとの双方がビットマツプメモリに転送されるとき同
じＸ−Ｙアドレスに始点（即ちユーザーによって選択さ
れた始点）をもつので最初はＸ１＝ＳＸ＝ＦＸでありＹ
１＝　ＳＹ＝　ＦＹである。

例えば、移動させるべき像が（Ｘ方向及びＹ方向に沿っ
て定義された）矩形境界を有すると想定すると、回転は
存在せず、誘導ベクトルはＸ方向にのびる。即ち誘導ベ
クトルがＹ成分をもたないので第７図と第１Ｏ図に関し
てのみ考察すればよい。

かかる場合には、ＰＬＡ３１がスイッチ７−３（第７図
）をｒｌＪ入カライン７−１２に設定し、スイッチ７−
１をアキュムレータ入力ライン７−１３に設定する。ラ
イン４９に出力信号が存在する度毎に、ＰＬＡ３１がＡ
−Ｓデバイス７−５をクロックする。スイッチ７＝３及
び７−１が前記のごとく設定されるのでアキコムレータ
７−６の和（即ち最初の最終ＳｘアドレスたるＦＸ）は
１に加算され、−２７＝誘導中のベクトルのために計算すべき新しい画素値の新
しいアドレスが得られる。読取り及び書込みの各時間フ
レーム中のＦＹ値は一定に維持される。

ＰＬＡ３１がスイッチ６−１をアキュムレータ入力ライ
ン６−１３に設定し、スイッチ６−３を「０」入力ライ
ン６−４に設定しているのでこのような結果が得られる
。

かかるスイッチ設定によって、アキュムレータからのＹ
初期値に０が加算されＦＹが一定に維持される。

ビデオディスプレイでの最初のベクトルの誘導中に、（
ＰＬＡ１９からの信号に応答して）スイッチ１０−３と
１１−３とが０状態即ち夫々ライン１０−４及び１１−
４に設定され、スイッチ１０−１と１１−１とが夫々ア
キュムレータ入力ライン１０−１３及び１１−１３に設
定される。

従ってＳＸ及びＳＹアドレスは出発Ｙ１及びＸ１アドレ
スである。

誘導中のベクトルの画素アドレスの計算に伴ってアドレ
スは第５図の計数回路で計数される。この計数回路は最
初は０にリセットされている。その後、別の初期設定中
に、スイッチ５−４はＦＤＸ値を受信すべくライン５−
３に設定され、スイッチ５＝１は０リセツト値を受信す
べくライン５−２に設定される。

ＦＤＸはユーザーによって与えられる。しかし乍ら、Ｆ
ＤＸがＡ−Ｓデバイスに入るとこれは０から減算されて
和−ＦＤＸがアキュムレータ５−７に記憶される。和の
算術符号はレジスタ５−８に与えられる。誘導中のベク
トルの画素アドレスを計算するときにスイッチ５−４は
（ＰＬＡ３１によって）「１」端子５−５に設定される
。

同時にスイッチ５−１はアキュムレータ入力ライン５−
１０に設定される。第１画素アドレスの計算中にアキュ
ムレータからの−ＦＤＸが（加減算デバイス５−６で）
＋１に加算される。アキュムレータの内容の算術符号が
マイナスである間はレジスタ５−８にマイナスの算術符
号値が与えられる。−ＦＤＸに「１」が加算されるので
アキュムレータの内容のマイナスが減り、場合によって
は０になる。０の値はレジスタ５−８で符号変換として
感知される。レジスタ５−８の算術符号変換は端子５−
９に信号を生成し、この信号は第１図のライン３５に存
在する。

第１図のライン３５の計数信号は状態器３７に伝送され
、状態器はこれに応答して前記のごと＜　ＰＬＡ２９及
びＰＬＡ３１の双方に信号を送る。第３図の座標規則が
有効である（即ちＹの上向き方向が正方向）であると想
定すると、ＰＬＡ２９からの信号に応答して第１Ｏ図の
Ｙ１アドレスに「１」が加算され、誘導される第２のベ
クトルはＸ−Ｙ平面の第１誘導ベクトルにり上方の場所
例えば（Ｘｉ、Ｙ１＋１）に始点をもつであろう。

このような場合、ＰＬＡ２９はスイッチ１０−１をアキ
ュムレータ入力ライン１０−１３に設定し、スイッチ１
Ｏ−３を「１」入力ライン１０−１２に設定する。ＰＬ
Ａ信号は出発ＳＹアドレス（即ちＹｌ）に加算すべき「
１」をクロックし、その結果第２誘導ベクトルは新しい
アドレスＹ１＋１から開始される。この実施例では矩形
像を回転させずに変換するのでＳｘはＸｌに等しい値に
維持される。同時に第９図の回路はＹアドレス増分を計
数するであろう。原ベクトルを更に定義するために、画
素アドレスが計算される度毎に第９図の計数回路がアキ
ュムレータの値を＋１ずつ増分する。アキュムレータ９
−７には最初は一３ＤＹ値がロードされる。これは第５
図のアキュムレータ５−７への−ＦＤＸ値のロードと同
様にして行なわれる。

アキュムレータ９−７の値が０まで増加すると算術符号
の転換が検出され、端子９−９に所定信号が発生し、こ
の信号が第１図のライン３３に送られる。原ベクトルの
終端に到達すると、ソース像の完全変換のためにはもう
１つだけの誘導ベクトルが必要であり、このメツセージ
はライン３３に信号を送ることによって伝達されろ。

第１図より注目すべきは、ＳＤＸアドレスとＳＤＹアド
レスとがソース論理５５から生成されるときに、これら
アドレスが前記のごとくアドレス収集論理５７に伝送さ
れることである。アドレスＳＤＸ及びＳＤＹは基準化回
路がライン５１及び５２に信号を生成するまで増分され
ない。これら信号の生成は第１２図及び第１３図の回路
の機能を説明することによってより十分に理解されよう
。像をメモリのソースセクションから新しい場所に移動
させるときは、像が所定倍率で拡大される。第１２図及
び第１３図の回路によって本発明システムは、像サイズ
を分数倍に拡大又は縮小し得る。例えば、Ｘ方向に１０
個の画素をもちＹ方向に４個の画素をもつソースからの
矩形像を拡大する場合について考察する。（可視テキス
ト１行当たり数ＩＯ線の画素が存在するので実際の像は
これよりも何倍も大きいことは明らかであろう）。４画
素×１０画素の像をＸ方向で２．４倍及びＹ方向で３．
２倍に拡大すると想定する。この場合、第１２図の基準
化回路は１／２．４即ち０．４１７の倍率ＦＳを使用し
、第１３図の基準化回路はｌ／３．２即ち０．３１２の
倍率ＳＳを使用する。

第１２図によれば、初期設定中に状態器３７はスイッチ
１２−１を１０」人力ライ９，７．２−２に設定すべく
信号をライン６９に伝送する。更に、スイッチ１２−３
は「０」人力ライン１２−４に設定される。従って、ア
キュムレータ１２−６に和０を与えるために０値にＯ値
が加算され、これにより基準化回路４１がＯにリセット
される。第１３図の基準化回路４３は同様にして０にリ
セットされる。初期設定後、スイッチ１２−３は倍率Ｆ
Ｓライン１２−９に設定される。信号値０．４１７はラ
イン１２−９からＡ−Ｓデバイス１２−５に伝送される
。同時に、スイッチ１２−１はアキュムレータ入力ライ
ン１２−８に設定される。Ａ−Ｓデバイス１２−５での
クロック信号に応答して値０．４１７がＯに加算されア
キュムレータ１２−６に記憶される。倍率０．４１７の
加算に一致してライン４９の信号と状態器３７のクロッ
ク信号とに応答して誘導ベクトルの画素アドレスが計算
される。システムが拡大システムのときライン４９に信
号が常に発生している。システムが拡大モードで動作す
るときフリップフロップ５０はＱ側に設定即ちスイッチ
される。ライン５１に増分制御信号を与えるためにオー
バーフロー信号がＯＲゲート６５を通過する。オーバー
フロー信号はアキュムレータ１２−６の内容が整数を超
えるとこれに応答して出力される。システムが縮小モー
ドで動作するとき、フリップフロップ５０はＱ側に設定
され、ライン５１に一定の増分制御信号が存在する。シ
ステムが原ベクトルアドレスを増分する前に誘導ベクト
ルが完成されることに注目されたい。

次のクロック時間中にアキュムレータ１２−６からの値
０．４１７が倍率ＦＳライン１２−９からの０４１７に
加算され、値０．８３４がアキュムレータに記憶される
。

この間に誘導中の拡大ベクトルを得るための第２画素ア
ドレスが計算される。次のクロック時間中に、アキュム
レータ１２−６からの値０．８３４が倍率ＦＳラインＩ
２−９からの０．４１７に加算され、従ってアキュムレ
ータはその和１．２５１を記憶している。しかし乍ら、
アキコムレータ１２−６は「１」の値をキャリーとして
処理するように設計されており、従ってライン１２〜１
１に信号を与える。ライン１２−１１のキャリー信号に
よってオーバーフロー回路１２−７はＯＲゲート６５を
介してライン５１に信号を与える。従ってソースアドレ
スＳＤＸがｒｌＪだけ増分され、アキュムレータに値０
．２５１が残存する。従ってメモリのソースセクション
の第１画素アドレスに対して誘導ベクトルを得るために
３つの画素アドレスが計算される。表■はソースベクト
ルの画素値と誘導ベクトルの画素値との関係を示す。ソ
ース像のＸ方向で１０個の画素が２．４倍に拡大される
ので転送先像のＦＤＸが２４個の画素から成ることが理
解されよう。

表１時間　　　　　　　　　　　　　ソース　加算フレ　加
算　累算器　　　　　　画素の　画素の１五　兜東　の
合計　キャリー　創（監炭１　　．４１７　．４１７　
　　Ｎｏ　　　　１番目　　　１２　　．４１７　．８
３４　　　　Ｎｏ　　　　１番目　　　２３　．４１７
　１．２５１　　　ＹＥＳ　　　　１番目　　　３４　
　．４１．７　　．６６８　　　　Ｎｏ　　　　２番目
　　　４５　　．４１７　１．０８５　　　ＹＥＳ　　
　　２番目　　　５６　　．４１７　　．５０２　　　
　Ｎｏ　　　　３番目　　　６７　　．４１７　　．９
１９　　　　Ｎｏ　　　　３番目　　　７８　　．４１
７　１．．３３６　　　ＹＥＳ　　　　３番目　　　８
９　　．４１７　．７５３　　　　Ｎｏ　　　　４番目
　　　９１０　　．４１７　１．１７０　　　ＹＥＳ　
　　　４番目　　１０１１　　．４１７　　．５８７　
　　　Ｎｏ　　　　５番目　　１１１２　　．４１７　
１．００４　　　ＹＥＳ　　　　５番目　　１２１３　
　．４１７　　．４２１　　　　Ｎｏ　　　　６番目　
　１３１４　、．４１７　　．８３８　　　　Ｎｏ　　
　　６番目　　１４１５　　．４Ｉ７　１．２５５　　
　ＹＥＳ　　　　６番目　　１５１６　．４１７　　．
６７２　　　　Ｎｏ　　　　７番目　　１６１７　　　
、ｌＩｌ、７　１．０８９　　　ＹＥＳ　　　　７番目
　　１７１８　．４１７　　．５０６　　　　ＮＯ８番
目　　１８１９　　．４１７　　．９２３　　　　Ｎｏ
　　　　８番目　　１９２０　　．４１７　１．３４０
　　　’ＹＥＳ　　　　８番目　　２０２１　　．４１
７　　．７５７　　　　ＮＯ９番目　　２１２２　．４
１７　１．１７４　　　ＹＥＳ　　　　９番目　　２２
２３　　．４１７　　．５９１　　　　Ｎｏ　　　　１
０番目　　２３２４　　．４１７　１．００８　　　Ｙ
ＥＳ　　　　１０番目　　２４表■によれば、第１、第
３、第６及び第８のソース画素アドレスに対しては３つ
の誘導ベクトル画素アドレスが計算され、その他の各ソ
ースアドレスに対しては２つだけの誘導ベクトル画素ア
ドレスが計算されることが理解されよう。１３個の誘導
ベクトルの各々がＸ方向で同じパターンに従うであろう
。しかし乍ら、Ｙ方向のパターンは種々の倍率次第で異
なるであろう。第１３図の回路は第１２図の回路と同様
に動作するが、第１図のライン３５の計数信号に応答し
てスイッチ１３−３は倍率ＳＳライン１３−９に設定さ
れるだけである。

第４図は、誘導ベクトル転送先アドレス回路のＢｒｅｓ
ｅｎｈａｍアルゴリズム回路を示す。この回路によって
像を回転させることが可能である。Ｂｒｅｓｅｎ−ｈａ
ｍアルゴリズムは任意のベクトルを画素群の矩形格子と
して概算する技術又はルーチンを与える。

（１３ｒ６ｓｅｎｈａｍアルゴリズムは本発明の変換回
路装置によって使用されるが出願人の発明したものでは
ない）。回転ベクトルに対応する画素を選択するために
、幾つかの画素は先に生成された画素から斜めに配置さ
れる。画素値のアドレスによってこの画素値が最終画素
値の位置？こ対して斜めの位置に配置される必要がある
ときは、長袖と短軸との双方のアドレスが増分される。

画素値のアドレスによってこの画素値を長袖に沿って最
終画素値からずれた位置に配置する必要があるとき長軸
のアドレスだけが増分される。Ｂｒｅｓｅｎｈａｍのア
ルゴリズムは長袖と短軸との双方のアドレスが増分され
るか又は長袖のアドレスだけが増分されるかを決定する
ベースとなる。

第１４図はメモリのソース部分に配置される（ソースの
ための）像Ｓとメモリの転送先部分に配置される（転送
先のための）像りとを示す。像りは回転されている。ユ
ーザーは転送先像の必要な回転角度を決定し、適正角度
の回転を実行するためのＦＤＹとＳＤＸとを選択する。

先の実施例（１０画素×４画素）と同じ矩形を使用し３
０度の回転角度を選択する。

従ってＦＤＹは５個の画素値をもちＳＤＸは２個の画素
値をもつ。Ｂｒｅｓｅｎｈａｍアルゴリズムを若干変更
して長袖（こ沿った終端ストロークを分割すると、観察
者に対してＩ表示されるときに所望の対角線に沿った画
素値のより高度な平均化が得られる。Ｂｒｅｓｅｎ−ｈ
ａｍアルゴリズムによれば、ベクトルのアドレスを生成
するために短軸に沿ったベクトル成分の絶対値から長袖
に沿ったベクトル成分の絶対値を減算する。この差がマ
イナスのとき長軸アドレスだけが増分され、差がプラス
のときは短軸と長袖との双方のアドレスが増分される。

更に、差がマイナスのときは次のステップでこの差の値
が短軸に沿った成分の絶対値に加算される。表■はＢｒ
ｅｓｅｎ−ｈａｍアルゴリズムと転送先アドレス回路１
３．１５での該アルゴリズムの使用方法とを示す。

表■ 符号解釈ステ　Ｂｒｅｓｅｎｈａｍの　　数値計算累算器　ＰＸ
アドレスＦＹアドレスツブ　アルゴリズム　　　　　　
の内容　増分　　　増分Ｉ　　ＡＣＣ−ＩＦＤＸ／２１
＋−ＩＦＤＹＩ　Ｏ−５＋５＝　　ＯＹＥＳ　　　　　
ＹＥＳ２　　ＡＣＣ−ＩＦＤＸｌ＋１ＦＤＹｌ　　　０
−１０＋５−−５　　　　　ＹＥＳ　　　　　　Ｎ。

３　　ＡＣＣ＋１ＦＤＹｌ　　−５＋５＝　　ＯＹＥＳ
　　　　　ＹＥＳ、Ｉ　　ＡＣＣ−ＩＰＤＸｌ＋１ＦＤ
Ｙｌ　　　０−１０＋５＝−５ＹＥＳ　　　　　　　Ｎ
Ｏ５ＡＣＣ＋１ＰＤＹｌ　　−５＋５＝　　ＯＹＥＳ　
　　　　、ＹＥＳ６　　ＡＣＣ−ＩＦＤＸｌ＋１ＰＤＹ
ｌ　　０−１０＋５−−５　　　　ＹＥＳ　　　　　Ｎ
Ｏ７ＡＣＣ＋１ＰＤＹＩ　　−５＋５＝　　ＯＹＥＳ　
　　　　ＹＥＳ８　　ＡＣＣ−ＩＦＤＸｌ＋１ＦＤＹＩ
　　　０−１０＋５−−５　　　　　ＹＥＳ　　　　　
　Ｎ。

９　　ＡＣＣ＋１ＦＤＹｌ　　−５＋５＝　　０　　　
’　　ＹＥＳ　　　　　ＹＥＳｌｏ　　　ＡＣＣ−ＩＰ
ＤＸｌ＋ＩＦＤＹＩ　　　　０−１０＋５−−５　　　
　　　　　ＹＥＳ　　　　　　　　　　Ｎ。

表Ｈによれば、アキュムレータの差がＯになる度毎に（
又はプラスの答がでる度毎に）誘導中のベクトルのＸ及
びＸアドレスの双方が増分され、アキュムレータの内容
がマイナスの値になる度毎にＸアドレスだけが増分され
る。第１４図の画素は表■で指示される場所に示されて
いる。図を判り易くするために第１４図の画素は実際の
寸法より小さい（像サイズを１０画素×４画素と想定し
たため）。ベクトル７３の始点は点７５である。表■の
ステップ１によればＸ及びＹアドレスの双方が増分され
る必要がある。従って画素７７は画素１つ分だけ右で画
素１つ分だけ上の場所に配置されている。表Ｈのステッ
プ２によればＸアドレスだけが増分される必要がある。

従って画素７９は画素１つ分だけ右の場所に配置されて
いる。表■の算術符号の解釈に従って第１４図の画素群
が誘導すべきベクトル７３の所望位置に沿って集合し、
観察者はこれらの画素群をベクトル７３にほぼ等しい１
つの線として見ることが理解されよう。

次に第４図及び第８図に示すＢｒｅｓｅｎｈａｍアルゴ
リズム回路の動作を説明する。システムは先ず誘導ベク
トルと原ベクトルとに関して長袖と短軸とを決定しどの
八分の一円にベクトルを配置すべきかを決定する必要が
ある。ユーザーは変換像を何処に誘導すべきかを認識し
第３図の八分の一円の関係に従って成分軸の符号を与え
る。ユーザーはまた像をどれだけ回転させるべきかを認
識しＦＤＸ。

ＦＤＹＳＳＤＸ及びＳＤＹの値を決定する。どの軸が長
袖であるかに関する情報はユーザーによって容易に与え
られるので、システムはこの決定を行うためにＢｒｅｓ
ｅｎｈａｍアルゴリズム回路を使用する。

次に原ベクトル転送先アドレス回路１３に内蔵されたＢ
ｒｅｓｅｎｈａｍアルゴリズム回路を示す第８図につい
て説明する。初期設定中にスイッチ８−１．８−３及び
８−５は夫々「０」入力ライン８−２．８−４及び８−
６に設定される。従って全部の０が互いに加算され第８
図のＢｒｅｓｅｎｈａｍ回路はＯにリセットされる。

次に初期設定中にスイッチ８−３がライン８−７に設定
され、スイッチ８−１は「０」入力ライン８−２に維持
されている。従って加減算デバイス８−８でＳＤＸ値が
０に加算される。同時にスイッチ８−５がＳＤＹライン
８−９ニ設定され、ＳＤｘハＡ−Ｓデバイ７．８−８か
うＡ−Ｓデバイス８−１０に転送されてＳＤＹから減算
される。Ａ−Ｓデバイス８−１０で計算された差がアキ
ュムレータ８−１１に記憶される。アキュムレータ８−
１１内での差がマイナスのときはＳＤＸが長袖に沿った
成分であり、差がプラスのときはＳＤＹが長袖に沿った
成分である。差からの算術符号ビットはフリップフロッ
プ８−１２に記憶される。この信号はライン２５によっ
てＰＬＡ２９に送られる３つの信号の１つである。ライ
ン２５の残りの２つの信号はＳＤＫ及びＳＤＹの符号値
を示す信号であり、第１図のライン２６の入力信号から
算術符号人力を直接受信する（図示しない）２つのフリ
ップフロップに記憶される。第４図の回路は第８図の回
路と同様にして初期設定される。

（前記の如き）初期設定中に、システムは誘導ベクトル
７３に関して（第１４図）、Ｘが長袖でありＹが短軸で
あることを決定している。ソースからの読取りとメモリ
の転送先場所への書込みとのための最初の時間フレーム
以前に、ＦＸ及びＰＹの出発アドレスが第６図及び第７
図に関して前記に説明したように生成される。第４図に
よればソースからの読取りと転送先への書込みとのため
の最初の時間フレーム中に、スイッチ４−１はアキュム
レータ入力ライン４−１４に設定され、スイッチ４−３
はＦＤＸ／２人カライシカライン４設定され、スイッチ
４−５はＦＤＸ入カシカライン４に設定されるであろう
。（前記の）リセット手順によってアキュムレータに０
が存在するので、ＦＤＸ／２はＡ−Ｓデバイス４−８で
０から減算され差信号−ＦＤＸ／２が得られる。ＰＬＡ
３１からの信号はＡ−Ｓデバイス４−８の減算を指示す
る。次に−ＦＤＸ／２の値はＡ−Ｓデバイス４−ＩＯに
送られ、ここでＦＤＸ／２の絶対値がＦＤＹの絶対値か
ら減算される（即ち絶対値ＦＤＹ　−絶対値ＦＤＸ／２
）。表■の数値より、２つのＡ−Ｓデバイス４−８及び
４−１０での演算の結果がＯ−５＋　５＝　０になるこ
とが理解されよう。従ってアキュムレータ４−１１には
０が存在する。０はプラス算術符号と解釈され、この符
号はレジスタ４−１３に記憶される。レジスタ４−１３
の好適具体例はＴｅｘａｓ　ＩｎｓｔｒｕｍｅｎｔｓＣ
ｏｒｐｏｒａｔ　ｆａｎ製造の７４８７４である。レジ
スタ４−１３からの算術符号信号はライン２８によって
ＰＬＡ　３１に伝送される。ＰＬＡ３１はプラスの符号
信号に応答してスイッチ７−３及び６−３を夫々の「１
」入力ラインに設定し、従ってＦＸ及びＦＹアドレスの
双方が表Ｈの最終２列に示すように増分される。従って
、第１４図に示すような画素７７の配置が得られる。ソ
ースでの読取りと転送先への書込みとが行なわれる次の
時間フレーム中に、ＰＬＡ３１はスイッチ４−３をライ
ン４−７のＰＤＸ入力に設定し、スイッチ４−１はライ
ン４−１４に設定された状態を維持し、スイッチ４−５
はＦＤＹ入カライン４−９に設定された状態を維持して
いる。

これらのスイッチの設定状態及び最終時間フレーム動作
によれば、アキュムレータ４−１１はＡ−Ｓデバイス４
−８に０を与え、ライン４づはＡ−Ｓデバイス４−８に
ＰＤＸを与え、ＰＬΔ３１からの制御信号は絶対値ＦＤ
Ｘを０から減算ぜしめる。−ＰＤＸ値がＡ−’Ｓデバイ
ス４−１０に転送されると絶対値ＰＤＸが絶対値ＰＤＹ
から減算される。表Ｈの数値より、２つのＡ−Ｓデバイ
ス４−８及び４−１０での演算の結果０−１０＋５−−
５が得られることが理解されよう。従ってアキュムレー
タ４−１１に−５の値が存在する。マイナス算術符号は
レジスタ４−１３に記憶されＰＬＡ３１に伝送される。

ＰＬＡ３１はマイナス算術符号に応答してスイッチ６−
３を「０」入力ライン６−４に設定し、スイッチ７−３
を「１」入力ライン７−１２に維持する。従って表Ｈの
最終２列に示すごと＜ＦＸアドレスだけが増分される。

その結果第１４図に示すような画素７９の配置が得られ
る。システムはＰＬＡ３］に対する信号の発生動作を継
続し、ＰＬＡ３１は第６図及び第７図の回路に適正なＦ
Ｘ及びＦＹの信号生成を指示する。第８図のＢｒｅｓｅ
ｎｈａｍアルゴリズム回路は同様に動作してＰＬＡ２９
に信号を供給しくライン３０はライン２８と同様である
）、ＰＬＡ２９は第１０図及び第１１図のアドレス回路
に信号Ｓｘ及びＳＹのアドレス生成を指示する。第１４
図の原ベクトル７４に沿った画素を与えるアドレスは、
第５図の計数回路が誘導ベクトルの誘導完了を示すとき
にのみ増分される。第５図の計数回路は、（前記のごと
＜）ＰＬＡ３１からの制御信号に応答して１つの画素値
例えば画素７７及び７９が生成する度毎に計数動作を実
行する。

本発明システムが空孔を充填することは前記に記載した
。空孔充填回路に関して説明する前に空孔充填の必要性
について考察する。第１５図に示すベクトル８１は第１
４図のベクトル７３と等しい勾配をもち２倍の長さをも
つ。画素の中心に対応する場所を文字記号で示すが勿論
第１５図の画素の場所は＝４７− 第１４図の画素の場所の２倍の長さであろう。第１５図
は空孔発生構造を示すために誇張されている。

ｒＡＪは線８１に沿ったベクトルを形成する画素の中心
を示す。ｒＢＪは線８３に沿った第２ベクトルを形成す
る画素の中心を示す。場所８５．８７，８９．９１及び
９３は八でもなくＢでもない。従って空孔を形成するこ
とになる。

転送先の平行四辺形に空孔が生じる可能性があることを
システムに警告するための簡単な試験方法がある。シス
テムは先ずＳＤＸ、　ＳＤＹ、　ＰＤＸ及びＦＤＹの算
術符号を検査する。奇数個のマイナス符号が存在すると
きは空孔が生じる可能性がある。次に、１つの誘導ベク
トルの原点が次の誘導ベクトルの原点に対して原ベクト
ルに沿って斜めにずれているとき誘導ベクトルを形成す
る画素アドレスの生成中に限って空孔が生じる可能性が
ある。最後に、上記の２つの条件が存在し且つ誘導ベク
トルの次の画素のアドレスが先に生成された画素のアド
レスに対して斜めに位置するときに空孔が生じる。

第１条件は状態器３７で検出され第２及び第３の条件は
Ｂｒｅｓｅｎｈａｍアルゴリズム回路によって検出され
る。この回路は状態器に適当な信号を出力する。

第１図のライン２４及び２６の入力信号の算術符号が直
接検出されること及びこれらの符号信号は図示しないフ
リップフロップに記憶されることは既に説明した。これ
らの算術符号信号はこれらフリップフロップから状態器
３７の排他的ＯＲ回路に送出され、該回路からの出力信
号は状態器３７の空孔試験ＡＮＤゲートに入力される。

第８図のＢｒｅｓｅｎｈａｍアルゴリズム回路（フリッ
プフロップ８−１２）からライン２５に出力されるプラ
ス符号信号は、次の誘導ベクトルの原点が先に誘導され
たベクトルの原点に対して斜めに位置することを示す。

これは空孔充填を喚起するための上記の第２条件に対応
する。この符号信号は状態器３７の空孔試験ＡＮＤゲー
トに与えられる。

第４図のＢｒｅｓｅｎｈａｍアルゴリズムからライン２
８に出力されるプラスの符号信号は、誘導ベクトルの次
の画素のアドレスが先に生成された画素アト＋（レスφ対して斜めに位置することを示す。これは空孔充
填を喚起するための前記の第３条件に対応する。この符
号信号は状態器３７の空孔試験ＡＮＤゲートに与えられ
る。第１５図に関する考察よりこれら３つの条件全部が
存在するとへ画素の生成中に空孔が生じることが理解さ
れよう。Ｂ画素の計算中は第２条件が存在しない、即ち
、次の誘導ベクトルの原点が先の誘導ベクトルの原点に
対して斜めに配置されていないので空孔は生じない。ベ
クトルＣの原点９７はベクトルＢの原点９９に対して斜
めに配置されない。

第１５図のＡ画素の生成中には３つの条件が存在するの
で、状態器３７はＰＬＡ３１に命令信号を送り、該ＰＬ
Ａは第５図〜第７図の回路をイネーブルにする。ＰＬＡ
３１からの命令信号はスイッチ７−３を「０」入力ライ
ン７−４に設定し、スイッチ６−３を「１」人力ライン
６−１２に設定する。その結果Ｙ軸アドレスだけが増分
されるであろう。更に、スイッチ５−４が「０」入力ラ
イン５−１１に設定されるので、場所８５に加算された
画素値は計数されない。第４図のＢｒｅｓｅｎｈａｍア
ルゴリズム回路のスイッチ４−１．４−３及び４−５は
、場所８５の画素値が生成される時間フレーム中に新し
い命令を阻止するために「０」入力に設定されるであろ
う。次の時間フレーム中は、状態器３７がＰＬＡ３１に
命令を与え、スイッチ７−３を１１」入力ライン７−１
２に設定し、スイッチ６−３を「０」入力ライン６−４
に設定し、スイッチ５−４を１１」入力ライン５−５に
設定し、スイッチ４−１．４−３及び４−５を夫々アキ
ュムレータ入力ライン４−１４、ＦＤＸ入カシカライン
４及びＦＤＹ入カシカライン４に設定せしめる。従って
Ｘ軸に沿ったアドレスだけが増分され、次のＦＸアドレ
スはへ画素値１０１の存在する場所に存在する。場所１
０１の画素値は計数され、Ｂｒｅｓｅｎｈａｍ回路はへ
画素１０３を生成するために新しいアドレス増分命令を
生成するであろう。

【図面の簡単な説明】

第１図はビヅトマップメモリシステムを含む全体システ
ムを示す概略ブロック図、第２図はメモリの転送先場所
の平行四辺形の概略図、第３図はベクトルを誘導するた
めの八分の一円と各八分の一円に対応するＤＸ及びＤＹ
の条件を示す概略図、第４図から第７図は誘導ベクトル
転送先アドレス回路の部分図であり、第４図は誘導ベク
トル転送先アドレスの生成に使用されるＢｒｅｓｅｎｈ
ａｍアルゴリズムを実行する論理回路の概略図、第５図
は誘導ベクトルの誘導完了時点を決定するために増分さ
れる画素アドレスを計数する論理回路の概略図、第６図
は誘導ベクトルのＹアドレス成分を生成する論理回路の
概略図、第７図は誘導ベクトルのＸ成分を生成する論理
回路の概略図、第８図から第１１図は原ベクトル転送先
アドレス回路の概略図であり、第８図は原ベクトル転送
先アドレス生成に使用されるＢｒｅｓｅｎｈａｍアルゴ
リズムを実行する論理回路の概略図、第９図は原ベクト
ルの最終画素の生成時点を決定するために増分される画
素アドレスを計数する論理回路の概略図、第１０図は原
ベクトルのＹアドレス成分を生成する論理回路の概略図
、第１１図は原ベクトルのＸアドレス成分を生成する論
理回路の概略図、第１２図は誘導ベクトルの基準化回路
の一部を形成し誘導ベクトル成分の軸に沿った像を基準
化するために使用される制御信号を生成する論理回路の
概略図、第１３図は原ベクトルの基準化回路の一部を形
成し原ベクトル成分の軸に沿った像を基準化するために
使用される制御信号を生成する論理回路の概略図、第１
４図は回転したソース像とＢｒｅｓｅｎｈａｍアルゴリ
ズムの結果との双方を示ず示→説明図、第１５図は空孔
充填に必要な回転を行なった像の説明図である。１３・・・原ベクトル転送先アドレス回路、１５・・・
誘導べクトル転送先アドレス回路、２９，３］、５３・
・・プログラマブル論理アレイ、３７・・状態器、４１
，４３・・・基準化回路、５５・・ソース論理回路、５
７・・・アドレス収集論理、５９　　アドレス回路、６
３　　ビットマツプメモリ。代理人弁理士　中　　村　　　　至ｆ勾、／ｊＦ　　　　ｒ−Ｃ／／：／ＤＥＳＴＩＮＡＴＩＯＮ一一一一一一−Ｊい＼　　ＣＢ　　　　　叙、」２Ｂ　　　　Ａ ■

Claims

【特許請求の範囲】

（１）ソース像に対応する第一の複数の画素値をアドレ
ス行列をもつビットマップメモリの第１アドレスアレイ
から読取り且つソース像の変換形に対応する第二の複数
の画素値をビットマップメモリの第２アドレスアレイに
書込むための変換回路であって、各アドレスが、ビット
マップメモリの列を識別するＸアドレス成分と行を識別
するＹアドレス成分とから成り、ソース像がソース原ベ
クトルに沿った始点から該ベクトルに垂直にのびる複数
の並列のソース誘導ベクトルから形成されており、変換
像が、転送先原ベクトルに沿った始点をもつ複数の転送
先誘導ベクトルから形成されており、各転送先誘導ベク
トルは対応するソース誘導ベクトルの変換であり、転送
先原ベクトルはソース原ベクトルの変換であり、各ベク
トルが一連のアドレスに記憶された画素値を含んでおり
、ビットマップメモリにアドレス回路が接続されており
、該アドレス回路が、アドレス信号に応答してビットマ
ップメモリの選択アドレスをアクセスし得るように構成
されており、変換回路が（ａ）原ベクトル転送先アドレス回路と、（ｂ）原ベクトル転送先アドレス回路に接続された誘導
ベクトル転送先アドレス回路と、（ｃ）ソース論理回路と、（ｄ）原ベクトル転送先アドレス回路と誘導ベクトル転
送先アドレス回路とソース論理回路とに接続されたスイ
ッチング回路と、（ｅ）スイッチング回路と原ベクトル転送先アドレス回
路と誘導ベクトル転送先アドレス回路とに接続された制
御回路と、（ｆ）ソース論理回路と誘導ベクトル転送先アドレス回
路とビットマップメモリに接続されたアドレス回路とに
接続されたアドレス収集回路とを含んでおり、原ベクトル転送先アドレス回路は、第１アドレスのＸ成
分及びＹ成分と転送先原ベクトルのＸ及びＹの範囲とに
従って転送先原ベクトルを示す画素値を記憶する一連の
アドレスを出力すべく機能し、誘導ベクトル転送先アド
レス回路は、原ベクトル転送先アドレス回路によって出
力されたアドレスと転送先誘導ベクトルのＸ及びＹの範
囲とに従って転送先誘導ベクトルを示す画素値を記憶す
る一連のアドレスを出力すべく機能し、ソース論理回路は、第１アレイのアドレスを順次出力す
べく機能し、スイッチング回路は、原ベクトル転送先アドレス回路と
誘導ベクトル転送先アドレス回路とソース論理回路との
夫々により出力される一連のアドレスを決定するために
スイッチング信号を出力すべく機能し、制御回路は、転送先アドレス回路からの状態信号に応答
してスイッチング回路に制御信号を出力すべく機能し、アドレス収集回路は、ソース論理回路と誘導ベクトル転
送先アドレス回路とによって出力されたアドレスを、前
記ビットマップメモリに接続されたアドレス回路に多重
化すべく機能することを特徴とする変換回路。
（２）誘導ベクトル転送先アドレス回路が計数回路を含
んでおり、該計数回路は、転送先誘導ベクトルの先行画
素値のために生成されたＸアドレスとは異なる転送先誘
導ベクトルの画素値のＸアドレスの生成に応答して計数
を１ずつ更新し、更に、更新した数が誘導ベクトルのＸ
範囲に等しい値に到達するとこれに応答して転送先誘導
ベクトルの終端を示す状態信号を制御回路に出力し得る
ことを特徴とする特許請求の範囲第１項に記載の変換回
路。
（３）原ベクトル転送先アドレス回路が計数回路を含ん
でおり、該計数回路は、転送先原ベクトルの先行画素値
のために生成されたＹアドレスとは異なる転送先原ベク
トルの画素値のＹアドレスの生成に応答して計数を１ず
つ更新し、更に、更新した数が原ベクトルのＹ範囲に等
しい値に到達するとこれに応答して転送先原ベクトルの
終端を示す状態信号を制御回路に出力し得ることを特徴
とする特許請求の範囲第２項に記載の変換回路。
（４）原ベクトル転送先アドレス回路が更に、回転決定
回路を含んでおり、該回転決定回路が、転送先原ベクト
ルのＸ及びＹの範囲を受信すべく接続され且つ所定のア
ルゴリズムによって転送先原ベクトルのＸ及びＹの範囲
を処理した結果に従って第１又は第２の状態信号をスイ
ッチング回路に出力すべく接続されており、スイッチン
グ回路は、ソース原ベクトルに対して相対回転したベク
トルに沿って存在するか又はこのベクトルの近傍に存在
する一連のアドレスを生成するために原ベクトル転送先
アドレス回路をスイッチングし得ることを特徴とする特
許請求の範囲第１項に記載の変換回路。
（５）原ベクトル転送先アドレス回路が更に、第１アド
レスのＸ成分及びＹ成分を受信すべく夫々接続されたＸ
アドレス決定回路とＹアドレス決定回路とを含んでおり
、双方の前記アドレス決定回路が前記スイッチング回路
からスイッチング信号を受信すべく接続されており、前
記Ｘアドレス決定回路及びＹアドレス決定回路の夫々は
、ビットマップメモリ内で転送先原ベクトルを示す画素
値が記憶されるべき一連のアドレスのＸ成分及びＹ成分
を生成すべく機能し、スイッチング回路は、第１状態信
号に応答して未変化Ｘ成分を生成するためにＸアドレス
決定回路をスイッチングし更新Ｙ成分を生成するために
Ｙアドレス決定回路をスイッチングし、且つ、第２状態
信号に応答して更新Ｘ成分及びＹ成分を夫々生成するた
めにＸアドレス決定回路とＹアドレス決定回路とをスイ
ッチングし得ることを特徴とする特許請求の範囲第４項
に記載の変換回路。
（６）誘導ベクトル転送先アドレス回路が更に、回転決
定回路を含んでおり、該回転決定回路は、転送先誘導ベ
クトルＸ及びＹの範囲を受信すべく接続され且つ所定の
アルゴリズムによって転送先誘導ベクトルのＸ及びＹの
範囲を処理した結果に従って第１又は第２の状態信号を
スイッチング回路に出力すべく接続されており、スイッ
チング回路は、ソース誘導ベクトルに対して相対回転し
たベクトルに沿って存在するか又はこのベクトルの近傍
に存在する一連のアドレスを生成するために誘導ベクト
ル転送先アドレス回路をスイッチングし得ることを特徴
とする特許請求の範囲第１項に記載の変換回路。
（７）誘導ベクトル転送先アドレス回路が更に、原ベク
トル転送先アドレス回路によって出力されたＸ成分及び
Ｙ成分を受信すべく夫々接続されたＸアドレス決定回路
とＹアドレス決定回路とを含んでおり、双方の前記アド
レス決定回路が前記スイッチング回路からスイッチング
信号を受信すべく接続されており、前記Ｘアドレス決定
回路及びＹアドレス決定回路は夫々、ビットマップメモ
リ内で転送先誘導ベクトルを示す画素値が記憶されるべ
き一連のアドレスのＸ成分及びＹ成分を生成すべく機能
し、スイッチング回路が、第１状態信号に応答して更新
Ｘ成分を生成するためにＸアドレス決定回路をスイッチ
ングし未変化Ｙ成分を生成するためにＹアドレス決定回
路をスイッチングすべく機能し、且つ、第２状態信号に
応答して更新Ｘ成分及びＹ成分を夫々生成するためにＸ
アドレス決定回路とＹアドレス決定回路とをスイッチン
グし得ることを特徴とする特許請求の範囲第６項に記載
の変換回路。
（８）所定アルゴリズムがＢｒｅｓｅｎｈａｍアルゴリ
ズムであることを特徴とする特許請求の範囲第４項又は
第６項に記載の変換回路。
（９）制御回路は、変換像を示す画素値を記憶すべき一
連のアドレス中の空孔の存在を示す所定セットの状態信
号を転送先アドレス回路から受信するとこれに応答して
スイッチング回路に所定の制御信号を出力し、スイッチ
ング回路は、所定制御信号に応答して未変化Ｘ成分を生
成すべくＸアドレス決定回路をスイッチングし更新Ｙ成
分を生成すべくＹアドレス決定回路をスイッチングし得
ることを特徴とする特許請求の範囲第７項に記載の変換
回路。
（１０）変換回路が更に、倍率信号を受信し状態信号を
送信すべく制御回路に接続された基準化回路を含んでお
り、制御回路は基準化回路から受信した状態信号に応答
してスイッチング回路を制御すべく機能し、該制御は、
第１アレイのアドレスの少なくとも幾つかのアドレスの
各々に対して生成された第２アレイのアドレスの数が１
に等しい値でなく、第１アレイのアドレスの各々に対し
て生成された第２アレイのアドレスの数が制御回路から
受信された倍率に従属するように行なわれることを特徴
とする特許請求の範囲第１項に記載の変換回路。
（１１）制御回路が基準化回路から受信した所定の状態
信号に応答してスイッチング回路を制御し、これにより
次の第１アレイのアドレスがソース論理回路によって出
力されることを特徴とする特許請求の範囲第１０項に記
載の変換回路。
（１２）変換像がソース像より拡大されるような倍率の
値が選択されていることを特徴とする特許請求の範囲第
１０項に記載の変換回路。
（１３）変換像がソース像を分数倍に拡大したものであ
ることを特徴とする特許請求の範囲第１２項に記載の変
換回路。
（１４）変換像がソース像より縮小されるような倍率の
値が選択されていることを特徴とする特許請求の範囲第
１０項に記載の変換回路。
（１５）変換像がソース像を分数倍に縮小したものであ
ることを特徴とする特許請求の範囲第１４項に記載の変
換回路。