JPS62183132A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JPS62183132A
JPS62183132A JP61024797A JP2479786A JPS62183132A JP S62183132 A JPS62183132 A JP S62183132A JP 61024797 A JP61024797 A JP 61024797A JP 2479786 A JP2479786 A JP 2479786A JP S62183132 A JPS62183132 A JP S62183132A
Authority
JP
Japan
Prior art keywords
plate
solder
electrode plate
film
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61024797A
Other languages
English (en)
Other versions
JPH0620083B2 (ja
Inventor
Fusaji Shimada
嶋田 房次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP61024797A priority Critical patent/JPH0620083B2/ja
Publication of JPS62183132A publication Critical patent/JPS62183132A/ja
Publication of JPH0620083B2 publication Critical patent/JPH0620083B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers

Landscapes

  • Chemically Coating (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の属する技術分野】
本発明は、半導体基板の一面が半導体材料に近い熱膨張
係数を有する金属よりなる電極板を介して熱良導性の金
属基板に固着される半導体素子の製造方法に関する。
【従来技術とその問題点】
半導体基板と金属基板の間に挿入される電極板は、半導
体基板に熱応力を与えないために熱膨張係数が半導体基
板に近く、また半導体基板とのろう付は部の熱抵抗を低
くするために表面のろう付は性の良好なことが望まれる
。第2図に示す半導体素子における電極板としては、シ
リコン板1に熱膨張係数が近いMo板4に1層3をクラ
ッドしたものが用いられ、このMo板をCu基板5とろ
う6によって固着したのち、シリコン板1がNi層3の
面とばんだ2によってろう付けされる。しかしこのよう
な電極板は、Mo板4の側面がはんだで濡れないので、
はんだ2の厚さが厚くなり、内部に気泡ができやすくま
た熱抵抗が大きくなる。第3図に示す半導体素子におい
ては、−〇板4を予めCu基板5にろう6を用いて固着
した複合電橋にまず電気Cuめっき層7が1〜2μの厚
さに被覆され、次いで2〜5Jnaの厚さの電気Nlめ
っき層8.最後にはんだ付は性改良のための無電解Ni
めっき層9が積層されている。この場合はめっき作業を
3回も繰り返さねばならず、常に一定の品質を保つには
管理項目が多く、時間を要する欠点がある。第4図では
、Cuめっき層7の上にセンシダイジングアクチベート
処理をして直接無電解Nlめっき層9が被覆されている
。しかしこの方法では、Niめっき層の付着力が低く、
加熱処理を施さねばならないのではんだの濡れ性が損な
われる。
【発明の目的】
本発明は、上述の問題を解決して半導体基板と電極板と
の間の熱抵抗が小さく、しかも電極板の表面処理に多く
の時間を要しない半導体素子の製造方法を提供すること
を目的とする。
【発明の要点】
本発明によれば、半導体素子の電極板表面を無電解ニッ
ケルめっき液中に浸漬し、電極板を陰極とする電流を流
すことにより形成されるN1層で電極板表面を被覆した
のち、半導体基板と電極板とをはんだによってろう付け
することにより、めっき作業が1回で済み、電極板側面
もN1層で被覆されるのでろう付時に余分なはんだが含
有ガスと共に電極板側面に流れ出し、はんだ膜中の気泡
がな(なり、均一な薄いはんだ膜が生じて熱抵抗が低下
するので上記の目的を達成することができる。 【発明の実施例] 第1図は本発明の実施例により製造された半導体素子の
構造を示し、MOO40Cu基板5からなる複合電極上
にCuめっきを施すことなく直接Ni層10が被覆され
ている。このような複合電極にシリコン板1をろう付け
する際には、はんだ2はMo板4の側面上のNi1ii
l 10にも濡れるので、シリコン板1との間の接着の
ために必要な量以外のはんだはM。 板4の側面に流れ出し、均一で薄いはんだ膜2が生じ、
またはんだ中に含まれるガスも一緒に流れ出るため気泡
もなくなるa Mo板4およびCu基板l上の直接のN
iめっきは次の例のようにして形成することができる。 実施例1: 酸性無電解ニッケルリんめっき浴中に、複合電極4.5
を入れ、複合電極を陰極として6V、0.5Aの電流を
流し、5fmの厚さのN1−Pめっき膜を形成した。酸
性N1−Pめっき浴の組成は次の通りである。 硫酸ニッケル      30g/j!次亜りん酸ナト
リウム  10g/J 酢酸ナトリウム     log/J pH4〜6 温度          90℃ 実施例2: アルカリ性無電解N1−Pめっき浴中に12V、0.3
Aの電流を流し、3μの厚さのXl−Pめっき膜を複合
電極4.5上に形成した。めっき浴の組成は次の通りで
ある。 塩化ニッケル      45g/1 次亜りん酸ナトリウム  l1g/l くえん酸ナトリウム   100g/j塩化アンモニウ
ム    50g/l pH8,5〜9.5 温度          90〜100を実施例3: 無電解ニッケルはう素浴中に24V、0.5Aの電流を
流し、2.5−の厚さのMl−Bめっき膜を複合電極4
.5上に形成した。めっき浴の組成は次の通りである。 硫酸ニッケル      20g/l 酒石酸カリウムナトリウム 40g/12水素化はう素
酸ナトリウム 2.3 g / 1pu       
     12. 5温度          40〜
50℃比較のため、比較例1〜3の半導体素子を試料と
して作成した。 比較例1: 第2図に示したように1〜2μのN1層3.クラッドし
たMo板4を打抜き、Cu基板5を接着した複合電極上
にSt板1をろう付けした。 比較例2: 第3図に示したようにMo仮4.Cu基板5からなる複
合電極上に電気Cuめっき層7を1〜2−の厚さに形成
し、次いで電気N1めっき層8を1〜2μ。 無電解旧めワき層9を5〜8Qの厚さに積層した上にS
i板1をろう付けした。電気Cuめっき浴の組成は次の
通りである。 シアン化銅       65〜90g/lシアン化ナ
トリウム   80〜155g/lロッカル塩    
   40〜10g/lロダンナトリウム    10
〜15g/lpH10,5〜11.0 温度          50〜70℃電流密度   
     1〜3A/da”電気Niめっき浴の組成は
次の通りである。 硫酸ニッケル       240g/l塩化ニッケル
       45g/lはう酸          
30g/jp8            4.0〜5.
5温度           40〜55℃電流密度 
       1〜6A/da”無電解Niめっき浴の
組成は次の通りである。 塩化ニッケル       10g/1次亜りん酸ナト
リウム   24g/j!こは(酸ナトリウム    
16g/jりんご酸          18g/j!
pH5,6 温度           100℃ 比較例3: 第4図に示した構成であるが、Cu基板4とHO板5に
代わってW板からなる複合電極に比較例2の場合と同様
な条件で1〜2−の厚さの電気Cuめつき層7.5−の
厚さの無電解ニッケル119を形成した上にシリコン板
1をろう付けした。 実施例1〜3および比較例1〜3によって作成された半
導体素子の熱抵抗評価および電極製作原価の比較を第1
表に示す、熱抵抗値は?i流10A通電に必要な電圧値
で表わす。 第1表 第1表かられかるように、本発明による素子においては
シリコン板1とCu基板5との間の熱抵抗が大幅に改善
し、さらに製造原価も電橋製作において大幅に低減され
ている。 なお、実施例で述べたMo電極板の代わりにW電極板を
用いたときも同様の効果が得られた。 【発明の効果] 本発明は、半導体基板とろう付けされる電極板の表面を
、無電解ニッケルめっき浴に電流を通電することによっ
てCuめっき層を介しないで直接付着性のよいN1層に
よって側面まで被覆するもので、半導体基板ろう付は時
に余分のはんだおよびはんだ中のガスが電極板側面のN
i層に引張られるため、半導体基板と電極板の間には薄
く、均一で健全なはんだ膜が介在することになり、熱抵
抗が低下し、信鯨性の高い半導体素子を低い原価で製造
することが可能になる。
【図面の簡単な説明】
第1図は本発明の一実施例の半導体素子の要部断面図、
第2図は比較例1の素子の要部断面図、第3図は比較例
2の素子の要部断面図、第4図は比較例3と同様な素子
の要部断面図である。

Claims (1)

    【特許請求の範囲】
  1. 1)半導体基板の一面が半導体材料に近い熱膨張係数を
    有する金属よりなる電極板を介して熱良導性の金属基板
    に固着されるものを製造するに際し、電極板を無電解ニ
    ッケルめっき液中に浸漬し、該電極板を陰極とする電流
    を流すことにより形成されるニッケル層によって電極板
    表面を被覆したのち、半導体基板と電極板をはんだによ
    ってろう付けすることを特徴とする半導体素子の製造方
    法。
JP61024797A 1986-02-06 1986-02-06 半導体素子の製造方法 Expired - Lifetime JPH0620083B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61024797A JPH0620083B2 (ja) 1986-02-06 1986-02-06 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61024797A JPH0620083B2 (ja) 1986-02-06 1986-02-06 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JPS62183132A true JPS62183132A (ja) 1987-08-11
JPH0620083B2 JPH0620083B2 (ja) 1994-03-16

Family

ID=12148179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61024797A Expired - Lifetime JPH0620083B2 (ja) 1986-02-06 1986-02-06 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JPH0620083B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830001B2 (en) 2005-05-23 2010-11-09 Neomax Materials Co., Ltd. Cu-Mo substrate and method for producing same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5199473A (ja) * 1975-02-28 1976-09-02 Hitachi Ltd Riidofureemu
JPS55108757A (en) * 1979-02-15 1980-08-21 Toshiba Corp Semiconductor device
JPS58157957A (ja) * 1982-03-16 1983-09-20 Suzuki Motor Co Ltd ニツケルメツキ法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5199473A (ja) * 1975-02-28 1976-09-02 Hitachi Ltd Riidofureemu
JPS55108757A (en) * 1979-02-15 1980-08-21 Toshiba Corp Semiconductor device
JPS58157957A (ja) * 1982-03-16 1983-09-20 Suzuki Motor Co Ltd ニツケルメツキ法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830001B2 (en) 2005-05-23 2010-11-09 Neomax Materials Co., Ltd. Cu-Mo substrate and method for producing same

Also Published As

Publication number Publication date
JPH0620083B2 (ja) 1994-03-16

Similar Documents

Publication Publication Date Title
US3296692A (en) Thermocompression wire attachments to quartz crystals
US4829553A (en) Chip type component
JPS62183132A (ja) 半導体素子の製造方法
JP2000077593A (ja) 半導体用リードフレーム
JPH04144190A (ja) 配線基板およびその製造方法
JPH05109947A (ja) 熱伝導材料とその製造方法
JPH07230904A (ja) チップ固定抵抗器の電極端子形成方法
JPS61180685A (ja) 装飾用外装基体への付属部品の接合方法
JPH02276249A (ja) 半導体回路バンプの製造方法
JPH10163404A (ja) Bga用入出力端子
JPH06260741A (ja) 金属ベース回路基板の製造方法
JPH024143B2 (ja)
JPS6021594A (ja) 回路基板の製造方法
JPS6125471B2 (ja)
JP2003147573A (ja) 電子部品の製造方法、及び電子部品
JPH0222992Y2 (ja)
JPS62291153A (ja) セラミツク配線基板
JPS5926985A (ja) ガラスまたはセラミツクスと銅とのろう付け結合方法
JPS6342393A (ja) 銅または銅合金線条体の錫または錫合金メツキ方法
JPH09291375A (ja) 鉄基材に被膜を備えた物品
JPH10150043A (ja) 金属ボールおよびその製造方法
JPS5878312A (ja) 銀被覆線とその製造方法
JPS604526B2 (ja) 電子部品用光沢めつきリ−ド線
JPH04174546A (ja) 銅合金製半導体リードフレームの製造方法
JPH07147478A (ja) プリント配線板及びその製造方法