JPS62182852A - 信号処理プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ａ業Ｅの利用分野） 本発明は、算術論理ユニット（以下、ＡＬＵという）、
乗算器及び記憶装置（以下、メモリという）等を有し、
データ格納用の外部拡張メモリが接続可能な信号処理プ
ロセッサ、特に外部拡張メモリのアドレス指定手段に関
するものである。

（従来の技ＩＦｊ） 一般に、信号処理プロセッサは通信、音声等の信号処理
に利用され、数値列の演算等をリアルタイムに処理する
機能を持つことが必要となる。そのため、高速演算機能
とメモリアドレッシングの容量性が重要視される。

メモリアドレッシングについて説明すると、一般に信号
処理プロセッサにはデータ格納用のメモリ、例えば書込
み読出し可能なメモリ（以下、ＲＡＭという）を内蔵す
るが、このＲＡＭはビット当りの占有面積が大きい、ま
た、用途によって必要とするＲＡＭ領域の大きさは変動
する。そのため、集積回路（ＬＳＩ等）チップの大きさ
に負担を生じない容量のＲＡＭを内蔵し、大礒のデータ
処理を行うには、データ格納用の外部拡張メモリ（例え
ばＲＡＭ　）を接続できるように、外部ＲＡＭ用のアド
レス出力端子とデータ入力端子を設けている。

従来、このような分野の技術としては、ＭＢ８７６４汎
用ディジタル信号処理用ＬＳＩユーザー・マニュアル（
１府５９−４−１）富士連棟式会社Ｐ、　４．２８，３
７．７１に記載されるものがあった。

この文献に記載された４１１号処理プロセッサは、算術
演算と論理演算を行うＡＬＵや、乗算器等を有する演算
部と、命令レジスタや命令デコーダ等を有し各種の制御
信号を生成する制御部と、データ格納用のＲＡＭや、プ
ログラム格納用の読出し専用メモリ（以下、ＲＯＭとい
う）等を有する記憶部と、外部ＲＡＭ用のアドレス出力
端子とデータ入力端子、１つの外部ＲＡＭ用ポインタ、
及びページレジスタ等を有する入出力部とで構成されて
いる。

この種の信号処理プロセッサでは、１つの外部ＲＡＭ用
ポインタとページレジスタとの組合せで外ｉ　ＲＡＭの
アドレスを決定し、そのアドレスにより外部ＲＡＭをア
クセスしている。

（発明が解決しようとする問題点） しかしながら、上記構成の信号処理プロセッサでは、次
のような問題点があった。

外部ＲＡＭからのデータの読出しと、演算結果の外部Ｒ
ＡＭへの９込みを交互に経返す場合、第２図に示す外部
ＲＡＭのデータ格納状態において、読出しデータ領域Ｄ
１のアドレスＡＡＡと書込みデータ領域Ｄ２のアドレス
ＢＢＢとを、そのつと占き任える必要がある。そのため
、外Ｉ　ＲＡＭのアトレンジングが複雑となり、使用者
にとってプログラムの作成にｒ＝１！！を要するという
問題点があった。

本発明は前記従来技術が持っていた問題点として、外部
拡張メモリのアドレッシングが複雑で、プログラム作成
に−Ｌ数を要する点について解決した信号−処理プロセ
ッサを提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、データ格納用の
外部拡張メモリが接続可能な信号処理プロセッサにおい
て、アドレス更新が独立して行えかつ前記外部拡張メモ
リのアドレスを指定するアドレスポインタを、複数個設
けたものである。

（作　用） 本発明によれば、以上のように信号処理プロセッサを構
成したので、各アドレスポインタは外部拡張メモリにお
ける読出しデータアドレスや書込みデータアドレス等を
それぞれ分担して指示するように働く。これにより各ア
ドレスポインタの内容を書き科える必要がなくなる。従
って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示す信号処理プロセッサの構
成ブロック図である。

信号処理プロセッサは、図示しない内部データバスコン
トローラで制御される内部データバス１を有し、この内
部データバスｌには演算を行う演算部２、信号処理プロ
セッサの働きを制御する制御部３．データとプログラム
を記憶する記憶部４、及びデータの入出力を行う入出力
部５が接続されている。

演算部２は、算術演算及び論理演算を行うＡＬＵ、乗数
及び被乗数の乗算を行う乗算器、演算結果を記憶するア
キュムレータ、データＩｔ　一時記憶するレジスタ等を
備えている。

制御部３は、命令レジスタ、命令デコーダ等を有し、命
令を解読して各種の制御信号を発生する。

記憶部４はデータを記憶するＲＡ旧０、　プログラムを
記憶するＲＯＭＩＩの他、ＲＡＭｌ０のメモリアドレス
を制御する回路等を備えている。

入出力部５は、内部データバス１にｖｉ続された第１．
第２のアドレスポインタ１２，１３、入力レジスタ１４
及び出力レジスタ１５を有している。さらに、ｉｌ、ｉ
２のアドレスポインタ１２．１３にセレクタ１６が接続
されると共に、そのセレクタ１８にアドレス出力端子１
７が、該入、出力レジスタ１４．１５にデータ入出力端
子１８がそれぞれ接続されている。アドレス出力端子１
７及びデータ入出力端子１日には、データ格納用の外部
拡張メモリ、例えば外部ＲＡＭ１８が接続される。

ここで、第１．第２のアドレスポインタ１２．１３は、
内部データバスｌとデータの授受を行うと共に、外部Ｒ
Ａ旧９のアドレスを指定するレジスタである。入力レジ
スタ１４はデータ入出力端子１８より入力されたデータ
を一時格納するレジスタ、出力レジスタ１５はデータ入
出力端子１８を介して外部にデータを送出する場合に該
データを一時格納するレジスタである。セレクタ１６は
、第１のアドレスポインタ１２の出力と第２のアドレス
ポインタ１３の出力とを選択するものである。また、ア
ドレス出力端子１７はアドレスを出力して外部ＲＡＭ１
９にｔえる端子、データ人出力端７−１８は外部ＲＡ旧
９との間のデータの入出力を行う端子である。

次に動作について説明する。

例えば、外部ＲＡＭ１Ｂと内部のＲＡＭ　　（以下、内
部ＲＡＭという）１０との間の演算を行い、その演算結
果を外部ＲＡＭ１９に書込む場合に、第１のアドレスポ
インタ１２を外部ＲＡ旧９の読出しデータ領域のアドレ
ス指定に用い、第２のアドレスポインタ１３を外部ＲＡ
旧９の古込みデータ領域のアドレス指定に用いたときの
動作を、以下説明する。

（１）ｉＬステップ 外部ＲＡ旧９に格納された読出しデータ領域の先頭アド
レスを内部データバス１を経由して第１のアドレスポイ
ンタ１２に格納する。

（２）第２ステツプ 外部ＲＡ旧９に格納された書込みデータ領域の先頭アド
レスを内部データバス１を経由して第２のアドレスポイ
ンタ１３に格納する。

（３）第３ステツプ 制御部３１からの制御信号によってセレクタ１６を第１
のアドレスポインタ１２側に切換え、第１のアドレスポ
インタ１２内の読出しデータアドレスをアドレス出力端
子１７から送出し、外部ＲＡＭ１９にかえる。すると、
該データアドレスで指定された外部ＲＡＭ１９の内容が
、データ入出力端子１８を介して入力レジスタ１４に−
・時格納される。その後、第１のアドレスポインタ１２
は、ＲＯＯ１２格納されたプログラム命令により内容を
更新する。

ここでいう内容の更新には、インクリメント（＋１）、
デクリメント（−１）の他、現状のまま（０）とするこ
と等も含まれる。

（４）第４ステツプ 入力レジスタ１４に格納されたデータは、内部データバ
ス１を経由して演算部２に送られ、この演算部２におい
て内部ＲＡＭｌ０から送られてくるデータとの間で演算
処理が行われる。演算結果は内部データバス１を経由し
て出力レジスタ１５に一時格納される。

（５）第５ステツプ セレクタ１６を第２のアドレスポインタ１３側に切換え
、外部ＲＡＭ１９のアドレス入力に第２のアドレスポイ
ンタ１３の内容を送出し、出力レジスタ１５に格納され
ているデータをデータ入出力端子１８を介して該外部Ｒ
Ａ旧８に書込む、その後、第２のアドレスポインタ１３
は、プログラム命令により内容を更新する。ここでいう
内容の更新は、第３ステツプで説明したことと同一の意
味をもつ。

ベクトル演算等において繰り返し演算を行う場合には、
第３〜第５ステツプを繰り返せばよい。

本実施例の利点をまとめれば、次のようである。

外部ＲＡＭ使用の際に２種類のデータ種を扱う場合、外
部ＲＡＭ１９のアドレスを指示するレジスタの占き科え
の必要がない、そのため、外部ＲＡＭ１９のアドレッシ
ングが容易になり、ベクトル演算等をともなうプログラ
ム開発が簡単になる。また、外部ＲＡ旧９のアドレスポ
インタ１２．１３は２つ以北あってもよい。この場合、
アドレスポインタの数だけのデータ種を一括して扱うこ
とができ、マルチタスク（ｍｕｌｔｉ　ｔａｓｋｓ）処
理を行う場合等に効果が大きい、ここでいうマルチタス
ク処理とは、オペレーティングンステムの最小の管理単
位タスクが同時に複数存在し処理されることをいう。

なお、Ｌ記実施例において２人出力部５等の回路構成を
図示以外のものに種々変形可能である。

（発明の効果） 以り詳細に説明したように、本発明によれば、外部拡張
メモリのアドレスを指定する複数のアドレスポインタを
設け、それら各アドレスポインタのアドレス更新を独立
に行えるようにしたので、従来のような外部拡張メモリ
のアドレスを指示するレジスタの、りき科えの必要がな
くなる。そのため、外部拡張メモリのアトし・ツシング
が容易になり、プログラムの作成が筒単になるという効
果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す信号処理プロセッサの構
成ブロック図、第２図は従来における外部拡張メモリの
データ格納状態を示す図である。 ｌ・・・・・・内部データバス、２・・・・・・演算部
、３・・・・・・制御部、４・・・・・・記憶部、５・
・・・・・入出力部、１２．１３・・・・・・第１．第
２のアドレスポインタ、１４・・・・・・入力レジスタ
、１５・・・・・・出力レジスタ、１６・・・・・・セ
レクタ、１７・・・・・・アドレス出力端子、１Ｂ・・
・・・・データ入出力端子、１９・・・・・・外部拡張
メモリ（外部ＲＡＭ）。

Claims (1)

1. 【特許請求の範囲】 データ格納用の外部拡張メモリが接続可能な信号処理プ
   ロセッサにおいて、 アドレス更新が独立して行えかつ前記外部拡張メモリの
   アドレスを指定する複数のアドレスポインタを設けたこ
   とを特徴とする信号処理プロセッサ。