JPS62149155A - 封止電子装置 - Google Patents

封止電子装置

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JPS62149155A
JPS62149155A JP61048402A JP4840286A JPS62149155A JP S62149155 A JPS62149155 A JP S62149155A JP 61048402 A JP61048402 A JP 61048402A JP 4840286 A JP4840286 A JP 4840286A JP S62149155 A JPS62149155 A JP S62149155A
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JP
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base
electronic device
sealing
adhesive
sealed
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JP61048402A
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Tomio Yamada
富男 山田
Akiro Hoshi
星 彰郎
Kazuo Yamazaki
和夫 山崎
Hidemasa Kagii
鍵井 秀政
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Hitachi Ltd
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Hitachi Ltd
Hitachi Tohbu Semiconductor Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、封止電子装置、特に、気密封止技術に関し、
例えば、半導体装置に利用して有効なものに関する。
〔従来の技術〕 IC,LSI等を実装するためのパッケージは、使用材
料によって、缶封形、プラス千ツク・パッケージ形及び
セラミックパッケージ形の3種に分けられる。
このうち、セラミックパッケージには、fil CP(
Ceramic  Package)、(21CD(C
er−Dip) 、(31LCC(LeadlessC
hip  Carrier)とがある。
illのCPは配線を施したアルミナ基板(ベース)に
ICを搭載し、ワイヤボンディング後キャンプを被せた
ものである。キャップ材には金属製とセラミック製とが
あり、前者は抵抗溶接、金属ロウにより、後者はガラス
で接着する。
(2)のCDはセラミックとリードフレームを用いたD
IL (Dual  in  Line  Packa
ge)である、ICを搭載し、リードフレームとワイヤ
ボンディングした後、同形のセラミック製キャップを被
せ、ガラスで封着する。
(3)のLCCはセラミックチップキャリアとも呼ばれ
る。リード線を完全になくし、配線をパッケージの下部
まで施したものである。CPと同じくキャンプには金属
製とセラミック製とがあり、実装はソルダリフローで行
う。実装面積は最も小さく高密度実装に適している。
第23図はLCCパッケージの例を示す一部平面図、第
24図はそのA−A視断面図である。
1は封止体基部となるセラミックベース、2は蓋部であ
るキャンプ、3は配線の施された側溝である。4は電子
素子を搭載するための凹部であるキャビティー、5はガ
ラスまたは金属ロウ等の接着材である。
組立封止にあたっては、セラミックベース1のキャビテ
ィー4内に電子素子(半導体装ノブ)6を搭載し、ワイ
ヤボンディング技術を用いて配線3と半導体チップの電
極とをアルミニューム線の如きワイヤIIで接続した後
、ガラス等の接着材5を用いてキャンプ2とベースlと
を接着させ気密封止する。
なお、封止電子装Wを述べである例としては、株式会社
工業調査会発行「電子材料1983年5月号」昭和58
年5月1日発行 P2O3がある。
〔発明が解決しようとする問題点〕
前記封止工程の際には接着材5が低融点ガラスの場合4
20℃から460℃の加熱処理が行われてガラスを熔融
させ、ベースとキャップとを接着させる。鉛を含む低融
点ガラスの融点は420℃前後であり、加熱処理温度は
低融点ガラスの融点より高い。すなわち、低融点ガラス
が溶融し、キャビティー内と外部雰囲気とが遮断された
後もパッケージ全体は加熱されるため、キャビティー内
に残留する気体が加熱により膨張し、キャビティー内の
内圧が高まると、熔融したガラスの一部を押しのけて内
圧を低下させようとし、第24図に示すような凹部(以
下、ブローホールと称す。)7が形成されてしまう。封
止代aがブローホール7の深さeより極めて大きければ
半導体装置の気密性、信頼性に影響はないが、最近のパ
ッケージの動向である高密度実装を可能とする小型パッ
ケージの要求から、本発明者等は封止代aを0.82m
としてパッケージの小型化を行なっているため、ブロー
ホール7が発生すると実質的な封止幅は0.3mmとき
わめて小さくなり、半導体装置の気密性、信頼性が著し
く低下する危惧があることがわかった。
さらに、LCCタイプパッケージでは、LSI等の大型
チップを搭載する場合、キャビティー容積が比較的大き
くなり、膨張する気体の体積が増加し、前記の如き封止
代aが小さいとブローホールに対処できなくなることが
あり、また、キャビティーの空間が大きいために、ブロ
ーホール自体も発生し易い等の問題がある。
本発明の目的は、高密度実装可能な小型パンケージであ
り、かつ、信頼性の高い封止電子装置を提供することに
ある。
本発明の他の目的は、封止体基部と蓋部を有するパンケ
ージの封止信頼性を向上できる封止技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
すなわち、封止体基部と蓋部との間に接着材を介設され
てなる封止部を接着材の厚みが部分的に狭くなるように
構成したものである。
〔作用〕
封止部が接着材の厚みが部分的に狭くなるように構成さ
れていると、ブローホールが直接的に阻止されるととも
に、接着材の表面張力が高められるため、ブローホール
の封止部への深い進入が防止されることになる。
封止工程の熱処理時に発生するブローホールが接着材中
に深く進入するのを防止されるため、封止電子装置の信
頼性を充分確保できる最低の封止幅を保証できることに
より、封止代をきわめて小さくでき、高密度実装可能な
小型パッケージが提供できるとともに、封止信頼性を向
上することができる。
〔実施例1〕 本発明の詳細な説明する前に本発明者が本発明前に見い
だした現象について説明し、かつ、本発明のブローホー
ル阻止原理について検討する。
本発明者等は本発明前にリードフレームを用いたセラミ
ックパッケージの開発中に、接着材となるガラスが封止
時の加熱処理中にリード間から溶出する不良現象を発見
した。
第25図はリードフレームを用いたセラミックパッケー
ジの模式図で、電子素子6を搭載するキャビティー4を
有する封止体基部となるセラミックペース1と、図示さ
れない前記ペースと同一形状のキャップ2と、電子素子
6の電極と金属細線11で接続されたり一ド16とを有
し、ペースとキャップとがガラス等の接着材5で封止さ
れている。前記不良現象は封止時の加熱処理でキャビテ
ィー4内のガラスが膨張し、接着材に矢印で示す力が加
わり、同図に鎖線で示すように接着材が移動し、リード
16間に接着材が溶出したと考えられる。
本発明者等はこの不良現象を防止するため検討し、第2
6図に示されているような突起17を有するリード16
を使用した場合にこの不良現象の発生が防止でき、接着
材5が同図鎖線の如くなり、リード16間への接着材5
の溶出が防止できることに気づいた。本発明者等はこの
原理を検討し、封止時に接着材5に同図の矢印の如き圧
力が入っても突起17.17間の距離が狭いのでこの部
分で接着材の表面張力が大きくなり、矢印で示す圧力が
加わっても接着材が止められたのではないかという考え
に至った。
本発明は前記原理に基づき考えられた発明であり、本発
明の特徴は、ベースとキャップとを接着材で固定する封
止電子装置において、ベースとキャップとの接着部に接
着材厚の薄くなる部分を設け、この部分で接着材の表面
張力を大きくすることにある。これにより、封止時の加
熱処理により膨張したキャビティー内のガスの圧力が接
着材に加わってブローホールが接着材内に深く進入しよ
うとしても、この部分での接着材の表面張力が大きいた
め進入が阻止される。
以下、図面を用いて実施例1を説明する。
第1図は本発明の一実施例を示すものであって、LCC
タイプセラミックパッケージを用いた封止電子装置であ
る半導体装置の一部拡大断面図である。1は封止体基部
となるセラミックベース、9はセラミックベースの最上
層でこれらは一体的に焼結され、内側に電子素子(半導
体素子)搭載用の凹部であるキャビティー4がつくられ
る。10はメタライズ膜からなる配線で、この配線10
はベース1の側面に設けられた縦の溝3を経てベース底
面に一部延長される。メタライズ膜の露出する表面には
Au(金)めっきが施されている。
2はセラミック(または金属)からなる板状の蓋部とな
るキャップである。キャンプ2の裏面(接着材との接触
面)には、第8図に斜視図で示すように縁辺に沿ってキ
ャップと同じ材料の突起8が設けられている。
このようなセラミックパッケージにおいて半導体素子を
組み立てるにあたっては、ベースのキャビティ−4内底
面のAuめっきの施されたメタライズ膜上に半導体素子
をAu−3i共品等により接着することにより搭載し、
半導体素子の電極と周辺の配線との間にAIワイヤの如
き全屈細線11をポンディング技術を用いて接続する。
予め、第2図に示すように、ベース側の最上層9の表面
周縁に沿って低融点ガラス(PbO18203等を含む
ガラス、融点:428℃)5をループ状に印刷塗布する
。キャップ2をキャップの突起8とガラス5とが接触す
る位置で位置決めし、炉中を通して加熱することにより
、前記ガラスを溶融して第1図に示すように突起8の外
側でガラスが溶着しキャップとベースとを封止する。
突起の高さは、封止後の接着材厚と同じかまたはそれ未
満が好ましい。前記突起の幅Cは例えば、0.5mm、
突起の高さhは50〜70μmとし、溶着後のキャップ
下面とベース上面との間隔dは70μmとする。
第3図は突起の高さを50μmとした場合で、突起先端
とベース面との隙間にガラスが入り込んだ状態を示す。
金属からなるキャンプを使用する場合には、ベースの最
上層9の表面に予めループ状のメタライズ膜を形成し、
この上にAuめっき膜を施し、Au−3n合金または金
属ロウ等を接着材として用いる。
セラミックパッケージ組立封止の際の加熱によって生じ
るキャビティー内の膨張ガスが封止部へ進入して接着材
を押しのけようとするが、キャップに設けられた突起に
よって直接ブローホールの発生が阻止されるか、または
、接着材厚が小となり、接着材の表面張力が大きくなる
ことにより、「ブローホール」の発生が阻止される。こ
のようにブローホールの発生がないことにより、最低封
止@(例えば0.3mm)を確保することができ、その
結果、密着封止が保証され、半導体製品の信頼性が向上
する。
〔実施例2〕 第4図、第5図は本発明の他の実施例を示すものであっ
て、LCCタイプセラミックパッケージを用いた半導体
装置の一部拡大断面図である。
本実施例2では、突起をキャップ下面に設ける代わりに
、ベース上面に設けたものである。第9図は突起12の
ベース上での形成場所を示す斜視図である。
同図において、前掲の第1図で示した実施例1と共通す
る構成部分には同一の指示記号を使用しである。
ベース最上層9の表面には突起12が上を向いて設けら
れ、これに対してキャップ2の下面にガラスを塗布した
状態で両者を重ねてガラスを溶融加熱することにより、
第4図に示すように、突起12の外側でガラス5を溶着
させ、封止される。
第5図は突起12の高さをキャップ下面とへ一ス上面と
の間隔よりも小さくとった場合の封止部分の形態を示す
ものである。
前記の実施例2で示された発明によれば、実施例1の効
果で述べた場合と同様の理由で、ベースの突起により封
止部へのブローホールの進入を阻止し、最低封止幅を確
保し、製品の信頼性を向上できる効果が得られる。
〔実施例3〕 第6図は本発明の実施例3を示すものであって、キャッ
プとベースの両方に突起を設けたものである。
同図において、前掲第1図、第4図で示した実施例1.
2と共通の構成部分には同一の指示記号を用いである。
ベース最上層9上には突起12が上向きに設けられ、キ
ャップ2には突起8が下向きに設けられている。
突起8と12とは位置をずらしてあって、これら突起を
利用することによってベースに対するキャンプの位置決
めをするとともに、ガラス5を突起近傍で溶着させ、封
止部へのブローホールの進入を阻止し、最低封止幅を確
保する効果が得られる。
〔実施例4〕 第7図は本発明の実施例4を示すものであって、キャッ
プ側には突起8を設け、ベース側には溝13を設けるこ
とにより、突起8と溝13とでベースに対するキャップ
位置決めを行うと同時に、ガラス5をその近傍に溶着さ
せ、封止部へのブローホールの進入を阻止することで前
記実施例の場合と同様の効果をもつものである。
なお、本実施例4では、ガラス5等の封止材は溝13の
形成されたベース側に予め塗布するようにする。
〔実施例5〕 第10図は本発明の実施例5を示す拡大部分縦断面図、
第11図はそのキャビティーベースを示す斜視図である
本実施例5が前記実施例1と異なる点は、2条の突起1
2.12′がベース1の最上層9における表面にキャビ
ティー4を取り囲むように内外に一定間隔をおいて同心
的にそれぞれ配されて、断面略三角形のリング形状に突
設されている点にある。
本実施例5によれば、封止部において内外2重C突起1
2.12゛が接着材としてのガラス5の厚みを2箇所で
狭くすることになるため、ブローホールの封止部への進
入阻止効果が一層向上されることになる。
ちなみに、第12図はキャップ2の下面に2条の突起8
.8”を内外二重に配設した本実施例5に対する変形例
を示している。突起は一重または二重に配設するに限ら
ず、三重以上に配設してもよい。
〔実施例6〕 第13図は本発明の実施例6を示す拡大部分縦断面図で
ある。
本実施例6が前記実施例1と異なる点は、2条の突起1
2.12’がベース1の最上層9における表面に二重に
配設されているとともに、キャップ2の下面に突起8が
一重に配設されており、ベース側の突起12.12°が
キャップ側の突起8に対応する溝(凹部)となって位置
決めの役目をも果たすように構成されている点にある。
〔実施例7〕 第14図は本発明の実施例7を示す縦断面図である。
本実施例7が前記実施例1と異なる点は、キャップに突
起が配設される代わりに、ベース1の最上層9における
上面上にブローホール進入阻止部材20が載置状態に配
設されて、ガラス5により封止部内に封着されている点
にある。ブローホール進入阻止部材20は、例えば、セ
ラミックや4270イのワイヤ等を用いて形成すること
ができ、熱膨張係数がガラス5等使用される接着材の膨
張係数と可及的に等しい材料を選定することが望ましい
本実施例7においても、封止部におけるガラス5の厚み
はブローホール進入阻止部材によって部分的に狭くされ
ることになるため、前記実施例1と同様にブローホール
の進入は阻止されることになる。
本実施例7によれば、ブローホール進入防止部材20を
ベースl上に載置することにより、ガラスの厚みを部分
的に狭く構成することができるため、ベース1およびキ
ャップ2を改造しなくても済む。
前記実施例によれば次の効果が得られる。
(1)  キャップまたはベースに設けられる突起の高
さを封止後の接着材厚と同一としたことにより、ブロー
ホールが接着材中に進入しようとしても、突起があるこ
とによりブローホールの接着材中への深い進入を防止で
き、封止電子装置の封止信頼性を向上できる。
(2)  キヤ・7ブまたはベースに設ける突起の高さ
を封止後の接着材厚より低くしても、その部分で接着材
の表面張力が大きくなることにより、ブローホールが接
着材中に深く進入しようとしても、接着材の大きな表面
張力により進入を阻止されることにより、封止電子装置
の封止信頼性を向上できる。
(3)前記fil、(2)により、ブローホールの接着
材中への進入が突起形成部で阻止されるため、封止幅を
信頼性が確保できる最低の幅とできることにより、高密
度実装可能な小型封止電子装置が提供できる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、突起12または8は連続するループでなく、第
15図に示すように、飛び石状のループ14として設け
ても第24図より考えれば効果はある。
さらに、各実施例で封止材はガラスに代えて金属ロウ(
Au−3n、Ag−3n)を使用することも可能である
突起およびブローホール進入阻止部材の形状に特に限定
はない。第16図から第22図は、キャンプ2に設ける
突起8の形状を示す。第16図が角形状、第17図が台
形状、第18図が三角形状である。第19図は半円球形
状の突起15が複数個設けられ、第19図のxx−xx
断面が第20図に示される。第21図はキャンプ2に第
19図の如き半円球形状の突起15が2列形成されてい
る状態を示す。
第22図は、本発明をリード16を有するセラミックパ
ッケージ構造に適用した場合について示した断面図であ
る。内部に配線10を有し、キャビティー4内に半導体
素子6が搭載された積層セラミック基板からなるベース
1にガラス(または金属ロウ材)よりなる接着材5を介
してセラミック(または金泥)製のキャンプ2が固定さ
れている。
特徴的なことはベース1における接着材との接触面に突
起12が形成されている点にあり、この突起12により
、封止時にキャビティー4内の気体の膨張により発生す
るブローホールが接着材内に深く進入するのを防止する
。これにより十分な封止幅が得られることより、高い信
頼性の装置が得られる。
さらに、注目すべきはブローホールが深く発生しないた
め、封止幅を信頼性が保証できる最低値、例えば0.3
mm程度とできるので、パッケージの幅Wを従来の14
.5mm以下にでき、パッケージ幅のシュリンク化が可
能となる。キャップ2は紫外線通過ガラスや金属を用い
たものを使用しても良い。16は配線10に連なる外部
導出リードである。
本発明はベース(ステム、チップキャリア)とキャンプ
を封着材を介し、加熱により溶着封止する半導体装置パ
ンケージングの全てに応用できる。
キャビティーを形成するための凹部はキャップ側に配設
してもよいことは勿論であり、ベースおよびキャップは
セラミックを用いて形成するに限らず、エボキン樹脂等
のような絶縁性樹脂を用いて形成してもよい。
以上の説明では主として本発明者によってなされた発明
をそのLCCタイプセラミックパッケージの場合につい
て説明したが、それに限定されるものでなく、それ以外
の形式、例えばCPタイプ、CDタイプの気密封止型の
パッケージ等に適用することができる。
さらに、本発明はEPROM (Electoric 
 Progrmable  Read  0nly  
Memo r y)内蔵のガラス窓蓋付きの気密封止型
パッケージ(CP、CD)に応用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
封止体基部と蓋部との間に接着材が介設されてなる封止
部を、その接着材の厚みが部分的に狭くなるように構成
することにより、ブローホールの封止部への深い進入を
防止することができるため、封止電子装置の封止信頼性
を高めることができるとともに、高密度実装可能な小型
の封止電子装置を提供することができる。
【図面の簡単な説明】
第1図は本発明の実施例1を示すセラミックパッケージ
の一部断面図、 第2図および第3図は第1図のパフケージの他の形態を
それぞれ示す各一部所面図、 第41!lは本発明の実施例2を示すセラミックパッケ
ージの一部断面図、 第5図は第4図のパッケージの他の形態を示す一部断面
図、 第6図は本発明の実施例3を示すセラミックパッケージ
の一部断面図、 第7図は本発明の実施例4を示すセラミックパッケージ
の一部断面図、 第8図は本発明の実施例1におけるパフケージのキャッ
プの裏面図、 第9図は本発明の実施例2におけるパッケージのベース
の表面図、 第10図は本発明の実施例5を示すセラミックパッケー
ジの一部断面図、 第11図はそのパッケージのベースを示す斜視図、 第12図は実施例5の変形例を示すパンケージのキャン
プの部分斜視図、 第13図は本発明の実施例6を示すパッケージの一部断
面図、 第14t!lは本発明の実施例7を示すパンケージの一
部断面図、 第15図は飛び石状の突起を用いた実施例を示すキャッ
プの斜視図、 第16図は角形状の突起を用いた実施例の断面図、 第17図は台形状の突起を用いた実施例の断面図、 第18図は三角形状の突起を用いた実施例の断面図、 第19図は半円球形状の突起を複数個形成したキャップ
の上面図、 第20図は第19図xx−xx’ の断面図、第21図
は半円球形状の突起複数個が2列形成されたキャップの
斜視図、 第22図は本発明のさらに他の一実施例を示すリードを
有するセラミックパッケージに通用した状態の一断面図
、 第23図はセラミックパッケージの一例を示す平面図、 第24図は第23図における/’、−A断面図、第25
図、第26図は本発明の原理を検討するための各説明図
である。 1・・・セラミックベース(封止体基部)、2・・・キ
ャップ(蓋部)、3・・・側溝、4・・・キャビティー
、5・・・接着材、6・・・半導体素子プ、7・・・ブ
ローホール、8・・・突起、9・・・ベース最上部、1
0・・・配線、11・・・ワイヤ、12・・・突起、1
3・・・溝、14・・・飛び石状突起、20・・・ブロ
ーホール進入阻止部材。 第  1  図 (/θ 第  2 11          第  3  図第
  4  図 、Iθ 第  5  図 第6図 第  7  図 第  8  図 第  9  図 /θ 第11図 第18図 第197   第20図 第21図 第22図 □ ニーヤー二 第24図

Claims (1)

  1. 【特許請求の範囲】 1、封止体基部と蓋部との間に接着材が介設されてなる
    封止部が、その接着材の厚みが部分的に狭くなるように
    構成されていることを特徴とする封止電子装置。 2、封止体基部および蓋部の少なくとも一方における接
    着材との接触面に突起が、その接触面に沿うように形成
    されていることを特徴とする特許請求の範囲第1項記載
    の封止電子装置。 3、突起が、封止体基部に配設されていることを特徴と
    する特許請求の範囲第2項記載の封止電子装置。 4、突起が、蓋部に配設されていることを特徴とする特
    許請求の範囲第2項記載の封止電子装置。 5、突起が、封止体基部と蓋部との両方にそれぞれ配設
    されていることを特徴とする特許請求の範囲第2項記載
    の封止電子装置。 6、突起が、蓋部に突設されており、溝が封止体基部に
    没設されていることを特徴とする特許請求の範囲第1項
    記載の封止電子装置。 7、突起が、封止体基部に複数条配設されていることを
    特徴とする特許請求の範囲第3項記載の封止電子装置。 8、突起が、蓋部に複数条配設されていることを特徴と
    する特許請求の範囲第4項記載の封止電子装置。 9、突起が、封止体基部に複数条配設されているととも
    に、蓋部には突起が基部側の前記突起の凹部に対向する
    ように配設されていることを特徴とする特許請求の範囲
    第7項または第8項記載の封止電子装置。 10、ブローホール進入阻止部材が封止部に介設される
    ことにより、接着材の厚みが部分的に狭くなるように構
    成されていることを特徴とする特許請求の範囲第1項記
    載の封止電子装置。 11、突起が、飛び石状に配設されていることを特徴と
    する特許請求の範囲第2項記載の封止電子装置。 12、突起またはブローホールの断面形状が、直角また
    は台形または三角形または半円形であることを特徴とす
    る特許請求の範囲第2項記載または第10項記載封止電
    子装置。 13、突起が、半円球形状であることを特徴とする特許
    請求の範囲第11項記載の封止電子装置。 14、封止体基部はセラミックからなり、上記蓋部はセ
    ラミックからなるとともに、接着材はガラスからなるこ
    とを特徴とする特許請求の範囲第1項記載の封止電子装
    置。 15、蓋部は金属からなるとともに、接着材は金属ロウ
    からなることを特徴とする特許請求の範囲第1項記載の
    封止電子装置。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151773A (en) * 1990-03-30 1992-09-29 Hitachi, Ltd. Electronic circuit apparatus comprising a structure for sealing an electronic circuit
JP2006224193A (ja) * 2005-02-15 2006-08-31 Olympus Corp 電子装置及び電子装置の製造方法
JP2007165495A (ja) * 2005-12-13 2007-06-28 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
WO2008023826A1 (fr) * 2006-08-25 2008-02-28 Sanyo Electric Co., Ltd. Dispositif semi-conducteur et son procédé de fabrication
JP2008252127A (ja) * 2008-06-30 2008-10-16 Fujifilm Corp 固体撮像装置およびその製造方法
JP2009010170A (ja) * 2007-06-28 2009-01-15 Mitsubishi Electric Corp 回路モジュールとその製造方法
WO2010001503A1 (ja) * 2008-07-01 2010-01-07 オムロン株式会社 電子部品
JP2013219223A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、センサ、および真空パッケージの製造方法
WO2013172443A1 (ja) * 2012-05-18 2013-11-21 株式会社村田製作所 電子部品及びその製造方法
US8653612B2 (en) 2006-08-25 2014-02-18 Sanyo Semiconductor Co., Ltd. Semiconductor device
JP2014179405A (ja) * 2013-03-14 2014-09-25 Seiko Epson Corp 接合体、接合体の製造方法、センサーデバイス、電子機器、および移動体
JP2015041654A (ja) * 2013-08-21 2015-03-02 株式会社島津製作所 パッケージ及び光検出センサ
US9034729B2 (en) 2006-08-25 2015-05-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacturing the same
JP2016069265A (ja) * 2014-09-29 2016-05-09 日本碍子株式会社 筐体を構成するセラミックス製のパッケージ部材とセラミックス製の蓋部材とを接合するための接合方法
CN107408536A (zh) * 2015-03-11 2017-11-28 田中贵金属工业株式会社 电子零件密封用帽盖
JP2018148137A (ja) * 2017-03-08 2018-09-20 セイコーエプソン株式会社 電子デバイス、電子デバイスの製造方法、電子モジュール、電子機器および移動体
WO2022176731A1 (ja) * 2021-02-17 2022-08-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151773A (en) * 1990-03-30 1992-09-29 Hitachi, Ltd. Electronic circuit apparatus comprising a structure for sealing an electronic circuit
JP2006224193A (ja) * 2005-02-15 2006-08-31 Olympus Corp 電子装置及び電子装置の製造方法
JP2007165495A (ja) * 2005-12-13 2007-06-28 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
US8148811B2 (en) 2006-08-25 2012-04-03 Semiconductor Components Industries, Llc Semiconductor device and manufacturing method thereof
WO2008023826A1 (fr) * 2006-08-25 2008-02-28 Sanyo Electric Co., Ltd. Dispositif semi-conducteur et son procédé de fabrication
US9034729B2 (en) 2006-08-25 2015-05-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacturing the same
US8653612B2 (en) 2006-08-25 2014-02-18 Sanyo Semiconductor Co., Ltd. Semiconductor device
JP2009010170A (ja) * 2007-06-28 2009-01-15 Mitsubishi Electric Corp 回路モジュールとその製造方法
JP2008252127A (ja) * 2008-06-30 2008-10-16 Fujifilm Corp 固体撮像装置およびその製造方法
US8314485B2 (en) 2008-07-01 2012-11-20 Omron Corporation Electronic component
KR101101562B1 (ko) 2008-07-01 2012-01-02 오므론 가부시키가이샤 전자 부품
JP2010016030A (ja) * 2008-07-01 2010-01-21 Omron Corp 電子部品
WO2010001503A1 (ja) * 2008-07-01 2010-01-07 オムロン株式会社 電子部品
JP2013219223A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、センサ、および真空パッケージの製造方法
WO2013172443A1 (ja) * 2012-05-18 2013-11-21 株式会社村田製作所 電子部品及びその製造方法
JPWO2013172443A1 (ja) * 2012-05-18 2016-01-12 株式会社村田製作所 電子部品及びその製造方法
JP2014179405A (ja) * 2013-03-14 2014-09-25 Seiko Epson Corp 接合体、接合体の製造方法、センサーデバイス、電子機器、および移動体
JP2015041654A (ja) * 2013-08-21 2015-03-02 株式会社島津製作所 パッケージ及び光検出センサ
JP2016069265A (ja) * 2014-09-29 2016-05-09 日本碍子株式会社 筐体を構成するセラミックス製のパッケージ部材とセラミックス製の蓋部材とを接合するための接合方法
CN107408536A (zh) * 2015-03-11 2017-11-28 田中贵金属工业株式会社 电子零件密封用帽盖
JP2018148137A (ja) * 2017-03-08 2018-09-20 セイコーエプソン株式会社 電子デバイス、電子デバイスの製造方法、電子モジュール、電子機器および移動体
WO2022176731A1 (ja) * 2021-02-17 2022-08-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置

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