JPH03292761A - チップキャリヤ - Google Patents
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- JPH03292761A JPH03292761A JP9453590A JP9453590A JPH03292761A JP H03292761 A JPH03292761 A JP H03292761A JP 9453590 A JP9453590 A JP 9453590A JP 9453590 A JP9453590 A JP 9453590A JP H03292761 A JPH03292761 A JP H03292761A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチップキャリヤに関し、特に半導体集積回路チ
ップ（以下集積回路チップと記す）を搭載するチップキ
ャリヤに関する。
ップ（以下集積回路チップと記す）を搭載するチップキ
ャリヤに関する。
従来の高集積化集積回路チップ搭載用チップキャリヤは
、第５図に示すように、チ・・ｌブキャリャ基板６６と
してシリコンと熱膨張イ系数の差が大きいアルミナ磁器
基板を使用し、そめ差の影響を吸収する為、集積回路外
部端子としてＴＡＢリード６５を使用していた。放熱フ
ィンを有するキヤ・・ノブ６２にマウントされた集積回
路子ｌプロ１の周縁部に設けた外部電極に接続したＴＡ
Ｂリード６５はアルミナ磁器からなるチップキャリヤ基
板６６を貫通する配線を介してチップキャリヤ基板６６
の下面に設けた外部パッド６３と電気的に接続されてい
る。
、第５図に示すように、チ・・ｌブキャリャ基板６６と
してシリコンと熱膨張イ系数の差が大きいアルミナ磁器
基板を使用し、そめ差の影響を吸収する為、集積回路外
部端子としてＴＡＢリード６５を使用していた。放熱フ
ィンを有するキヤ・・ノブ６２にマウントされた集積回
路子ｌプロ１の周縁部に設けた外部電極に接続したＴＡ
Ｂリード６５はアルミナ磁器からなるチップキャリヤ基
板６６を貫通する配線を介してチップキャリヤ基板６６
の下面に設けた外部パッド６３と電気的に接続されてい
る。
また、放熱性効果を高める為に集積回路チップ６１はチ
ップキャリヤ基板６６に対しフェースダウンで搭載され
ているが、チップ回路面と、チップキャリヤ基板６６の
間には放熱板との接触性を良くする為、有機絶縁層６４
を介して接着されている。（例えば、特公昭６３−４７
０８号公報参照） 〔発明が解決しようとする課題〕 この従来のチップキャリヤは、チップキャリヤ基板とし
てアルミナを使っている為、シリコンとの熱膨張差が大
きく、集積回路チップの外部電極は集積回路チップの周
縁部に設けており、外部端子との接続はＴＡＢ構造によ
るため、超多端子の取り出しが難かしい。
ップキャリヤ基板６６に対しフェースダウンで搭載され
ているが、チップ回路面と、チップキャリヤ基板６６の
間には放熱板との接触性を良くする為、有機絶縁層６４
を介して接着されている。（例えば、特公昭６３−４７
０８号公報参照） 〔発明が解決しようとする課題〕 この従来のチップキャリヤは、チップキャリヤ基板とし
てアルミナを使っている為、シリコンとの熱膨張差が大
きく、集積回路チップの外部電極は集積回路チップの周
縁部に設けており、外部端子との接続はＴＡＢ構造によ
るため、超多端子の取り出しが難かしい。
また、集積回路チップの寸法に比べて、チップキャリヤ
の寸法が大きくなるという問題点がある。
の寸法が大きくなるという問題点がある。
更に、周縁部からの外部電極取り出しの為チップ中央部
での電源電位の低下が大きい。集積回路チップ直下に有
機樹脂を敷いており、キャップ取り付は封止前の脱水が
充分にできない等の問題点があった。
での電源電位の低下が大きい。集積回路チップ直下に有
機樹脂を敷いており、キャップ取り付は封止前の脱水が
充分にできない等の問題点があった。
本発明のチップキャリヤは、チップキャリヤ基板を貫通
して設けたリードと、主表面に散在させて設けた外部電
極を前記リードの上端に接続して前記チップキャリヤ基
板上に搭載した半導体集積回路チップと、前記半導体集
積回路チップの裏面を内側に接着し且つ端部を前記チッ
プキャリヤ基板の外周に接合して前記半導体集積回路チ
ップを気密封止したキャップとを有する。
して設けたリードと、主表面に散在させて設けた外部電
極を前記リードの上端に接続して前記チップキャリヤ基
板上に搭載した半導体集積回路チップと、前記半導体集
積回路チップの裏面を内側に接着し且つ端部を前記チッ
プキャリヤ基板の外周に接合して前記半導体集積回路チ
ップを気密封止したキャップとを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の第１の実施例を示すチップキャ
リヤの断面図、第１図（ｂ）は第１図（ａ）の部分拡大
図である。
リヤの断面図、第１図（ｂ）は第１図（ａ）の部分拡大
図である。
第１図（ａ）、（ｂ）に示すように、厚さ１゜５ ｍｍ
のシリコン基板１に直径０．９〜０．１１畦の貫通孔を
０．３６〜０．４５ｍｍのピッチで１０００〜１２００
個所設け、貫通孔を含む表面に熱酸化法又はＣＶＤ法に
よりＳｉ○２膜５を形成したチップキャリヤ基板の上面
より貫通孔に釘状頭部を有する直径０．０８〜０．１ｍ
ｍのリード６を挿入し、貫通孔の下端近傍のチップキャ
リヤ基板表面に設けたメタライズ層５５とリート６をろ
う材５Ａて接合する。次に、約１４’Ｘ １４ ｍｍ２
の面積を有する集積回路チップ１の主表面に設けた外部
電極２とリード６の頭部を整合させてはんだ３により接
続する。次に、集積回路チップ１の裏面に銀粒子を含有
するエポキシ系樹脂膜８を介してキャップ９の内側を接
着し、チップキャリヤ基板の下側周縁部に設けたメタラ
イス層７とキャップ９の端部分はんだ層１０により接合
し、封止する。ここて、５１０２Ｍ５の代りにＳｉ３Ｎ
４膜を使用しても良い。
のシリコン基板１に直径０．９〜０．１１畦の貫通孔を
０．３６〜０．４５ｍｍのピッチで１０００〜１２００
個所設け、貫通孔を含む表面に熱酸化法又はＣＶＤ法に
よりＳｉ○２膜５を形成したチップキャリヤ基板の上面
より貫通孔に釘状頭部を有する直径０．０８〜０．１ｍ
ｍのリード６を挿入し、貫通孔の下端近傍のチップキャ
リヤ基板表面に設けたメタライズ層５５とリート６をろ
う材５Ａて接合する。次に、約１４’Ｘ １４ ｍｍ２
の面積を有する集積回路チップ１の主表面に設けた外部
電極２とリード６の頭部を整合させてはんだ３により接
続する。次に、集積回路チップ１の裏面に銀粒子を含有
するエポキシ系樹脂膜８を介してキャップ９の内側を接
着し、チップキャリヤ基板の下側周縁部に設けたメタラ
イス層７とキャップ９の端部分はんだ層１０により接合
し、封止する。ここて、５１０２Ｍ５の代りにＳｉ３Ｎ
４膜を使用しても良い。
第２図は本発明の第２の実施例を示すチップキャリヤの
部分断面図である。
部分断面図である。
第２図に示すように、チップキャリヤ基板としてシリコ
ンに近い熱膨張係数を有するカラスセラミックス（例え
ばコーディエライトを２０〜３５重量％含むコーチイエ
ライト及びホウケイ酸系カラスからなるカラスセラミッ
クス）基板４１を使用し、カラスセラミックス基板１に
設けた貫通孔に金からなるリード５１を挿入して頭部を
１〜５朋突出した状態でろう材５４により固定し、り一
ト５１の頭部に接続する集積回路チップ１の外部電極は
集積回路チップの主表面に設けたポリイミド系樹脂膜１
１に開孔部を設け、開孔部内に低融点金属のＡ ｕ −
Ｓ ｎ合金層で形成した外部電極２１を有する以外は第
１の実施例と同様の構成を有している。
ンに近い熱膨張係数を有するカラスセラミックス（例え
ばコーディエライトを２０〜３５重量％含むコーチイエ
ライト及びホウケイ酸系カラスからなるカラスセラミッ
クス）基板４１を使用し、カラスセラミックス基板１に
設けた貫通孔に金からなるリード５１を挿入して頭部を
１〜５朋突出した状態でろう材５４により固定し、り一
ト５１の頭部に接続する集積回路チップ１の外部電極は
集積回路チップの主表面に設けたポリイミド系樹脂膜１
１に開孔部を設け、開孔部内に低融点金属のＡ ｕ −
Ｓ ｎ合金層で形成した外部電極２１を有する以外は第
１の実施例と同様の構成を有している。
第３図は本発明め第３の実施例と示すチップキャリヤの
部分断面図である。
部分断面図である。
第３図に示すように、第１の実施例と同様に構成したチ
ップキャリヤ基板の上面にポリイミド系樹脂膜１２を設
けてリード６の頭部上のポリイミド系樹脂膜１２を開孔
した開孔部内に低融点金属層５２を設け、集積回路チッ
プ１の主表面にＷ等の高融点金属又は金により突起状に
形成した外部電極２２を設けて低融点金属層５２と接合
した以外は第１の実施例と同じ構成を有している。
ップキャリヤ基板の上面にポリイミド系樹脂膜１２を設
けてリード６の頭部上のポリイミド系樹脂膜１２を開孔
した開孔部内に低融点金属層５２を設け、集積回路チッ
プ１の主表面にＷ等の高融点金属又は金により突起状に
形成した外部電極２２を設けて低融点金属層５２と接合
した以外は第１の実施例と同じ構成を有している。
以上説明したように、本発明は集積回路チップの主表面
全域に散在させて設けた外部電極の位置に対応してチッ
プキャリヤ基板に設けたリードに集積回路チップの外部
リードを接続して集積回路チップを搭載することにより
、チップキャリヤの寸法を集積回路チップの寸法に近付
けることができ、チップキャリヤの実装密度を向上させ
るとともにチップ中央部の電源低下を防ぐという効果を
有する。
全域に散在させて設けた外部電極の位置に対応してチッ
プキャリヤ基板に設けたリードに集積回路チップの外部
リードを接続して集積回路チップを搭載することにより
、チップキャリヤの寸法を集積回路チップの寸法に近付
けることができ、チップキャリヤの実装密度を向上させ
るとともにチップ中央部の電源低下を防ぐという効果を
有する。
また、チップキャリヤ基板として表面に絶縁膜を設けた
シリコン基板やシリコンと熱膨張係数を近似させたガラ
スセラミックス基板等を使用することにより、組立時や
使用時の熱変化によるクラック等の発生を防止できると
いう効果を有する。
シリコン基板やシリコンと熱膨張係数を近似させたガラ
スセラミックス基板等を使用することにより、組立時や
使用時の熱変化によるクラック等の発生を防止できると
いう効果を有する。
更に、集積回路チップに発生する熱はリードを経由して
チップキャリヤ基板に放熱されるため集積回路チップと
チップキャリヤ基板の間には熱伝導用の有機樹脂膜を必
要とせす、キャップ取付は封止前の脱水が容易になると
いう効果を有する。
チップキャリヤ基板に放熱されるため集積回路チップと
チップキャリヤ基板の間には熱伝導用の有機樹脂膜を必
要とせす、キャップ取付は封止前の脱水が容易になると
いう効果を有する。
第１図（ａ）は本発明の第１の実施例を示すチップキャ
リヤの断面図、第１図（ｂ）は第１図（ａ）の部分拡大
図、第２図及び第３図は本発明の第２及び第３の実施例
を示すチップキャリヤの部分断面図、第４図は従来のチ
ップキャリヤの一例を示す断面模式図である。 １・・・集積回路チップ、２・・・外部電極、３・・・
はんだ層、４・・・シリコン基板、５・・・５ｉ０２膜
、６・・・リード、７・・・メタライズ層、８・・・エ
ポキシ系樹脂膜、９・・・キャップ、１０・・・はんだ
層、１１．１２・・・ポリイミド系樹脂膜、２１．２２
・・・外部電極、４１・・・ガラスセラミックス基板、
５１・・・リード、５２・・・低融点金属層、５４・・
・ろう材、５５・・・メタライズ層、６１・・・集積回
路チップ、６２・・・キャップ、６３・・・外部パッド
、６４・・・有機絶縁層、６５・・・ＴＡＢリード、６
６・・・チップキャリヤ基板。
リヤの断面図、第１図（ｂ）は第１図（ａ）の部分拡大
図、第２図及び第３図は本発明の第２及び第３の実施例
を示すチップキャリヤの部分断面図、第４図は従来のチ
ップキャリヤの一例を示す断面模式図である。 １・・・集積回路チップ、２・・・外部電極、３・・・
はんだ層、４・・・シリコン基板、５・・・５ｉ０２膜
、６・・・リード、７・・・メタライズ層、８・・・エ
ポキシ系樹脂膜、９・・・キャップ、１０・・・はんだ
層、１１．１２・・・ポリイミド系樹脂膜、２１．２２
・・・外部電極、４１・・・ガラスセラミックス基板、
５１・・・リード、５２・・・低融点金属層、５４・・
・ろう材、５５・・・メタライズ層、６１・・・集積回
路チップ、６２・・・キャップ、６３・・・外部パッド
、６４・・・有機絶縁層、６５・・・ＴＡＢリード、６
６・・・チップキャリヤ基板。
Claims (1)
- 【特許請求の範囲】 １、チップキャリヤ基板を貫通して設けたリードと、主
表面に散在させて設けた外部電極を前記リードの上端に
接続して前記チップキャリヤ基板上に搭載した半導体集
積回路チップと、前記半導体集積回路チップの裏面を内
側に接着し且つ端部を前記チップキャリヤ基板の外周に
接合して前記半導体集積回路チップを気密封止したキャ
ップとを有することを特徴とするチップキャリヤ。 ２、チップキャリヤ基板として表面を絶縁膜で被覆した
シリコン基板を用いた請求項１記載のチップキャリヤ。 ３、チップキャリヤ基板として熱膨張係数をシリコンに
近似させたガラスセラミック基板を用いた請求項１記載
のチップキャリヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9453590A JPH03292761A (ja) | 1990-04-10 | 1990-04-10 | チップキャリヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9453590A JPH03292761A (ja) | 1990-04-10 | 1990-04-10 | チップキャリヤ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292761A true JPH03292761A (ja) | 1991-12-24 |
Family
ID=14113026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9453590A Pending JPH03292761A (ja) | 1990-04-10 | 1990-04-10 | チップキャリヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| WO2002101831A1 (fr) * | 2001-05-14 | 2002-12-19 | Sony Corporation | Dispositif a semi-conducteur et son procede de fabrication |
-
1990
- 1990-04-10 JP JP9453590A patent/JPH03292761A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| WO2002101831A1 (fr) * | 2001-05-14 | 2002-12-19 | Sony Corporation | Dispositif a semi-conducteur et son procede de fabrication |
| US7064005B2 (en) | 2001-05-14 | 2006-06-20 | Sony Corporation | Semiconductor apparatus and method of manufacturing same |
| KR100825658B1 (ko) * | 2001-05-14 | 2008-04-29 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
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