JPS59139652A - 電子回路装置の実装構造 - Google Patents

電子回路装置の実装構造

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JPS59139652A
JPS59139652A JP58226837A JP22683783A JPS59139652A JP S59139652 A JPS59139652 A JP S59139652A JP 58226837 A JP58226837 A JP 58226837A JP 22683783 A JP22683783 A JP 22683783A JP S59139652 A JPS59139652 A JP S59139652A
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plate
lead
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Kanji Otsuka
寛治 大塚
Hiroshi Hososaka
細坂 啓
Mitsuo Miyamoto
宮本 光男
Tamotsu Usami
保 宇佐美
Kenryo Kawada
川田 健了
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高密度、高速ロジック用セラミックパッケージ
型L S T (大規模集積回路)に関する。
従来、高密度、高速ロジック用セラミックパッケージ型
L S I (以下単にLSIパッケージと称する。)
は積層セラミックパッケージ構造からなり、プリント基
板(プリント板)等の配線基板にリードを介して取り付
けられる。このLSIノくソケージはプリント板側のセ
ラミック板(セラミック基板)からなる外囲器(ベース
)内に半導体素子(ベレット)を固定するとともに、プ
リント板から離れる他のセラミック板からなる外囲器(
キャンプ)の外面に放熱用の金属からなるヒートシンク
(フィン)が設けられている。
しかし、従来の積層セラミックパッケージ構造では次の
ような欠点がある。
(1)積層セラミックパッケージ構造は多数枚のセラミ
ック板を積み重ねたり、各セラミック板にスルーホール
を設けてこの孔に導電材を充満させ、セラミック板上下
面の配線を電気的に接続させるなど複雑となることから
製造コストが高い。
(2)積層セラミックパッケージ構造はセラミック基板
に形成するメタライズ層の加工寸法の公差を±1%以内
の値にすることがむずかしい。したがってセラミック板
上にメタライズされて形成されたリードの内端とベレッ
トの電極とをワイヤで接続するボンディング作業にあっ
て、公差が太きいため自動化が困難となり、ボンディン
グ加工時間が大きくなる。また、信頼性も悪くなる。
(3)  配線が導電性ペーストのメタライズによるた
め、抵抗が高くなりやす(、低抵抗にするためにメタラ
イズ幅を太き(とることからパッケージ全体が大きくな
り易い。
(4)メタライズ配線間隔はスルーホールの孔径との関
係から、スルーホール径(たとえば一般的な技術的最小
値は03脇φ)よりも小さくできない。
このためLSIパッケージの小型化が図れない。
すなわち、従来ではゲート数が100 、 IJ−ド数
が50程度のものが最も大規模なものであるが、素子数
9000個、ゲート数400.リード数100程度のL
SIが要求される現在にあっては、従来の積層パッケー
ジ構造で作ると極めて大きなものとなってしまい好まし
くない。
(5)  放熱板はペレットを取り付けたベースに直接
固定されず、キャップに固定されている。したがって、
熱の大部分はさ−ス、ベースとキtツブとの接合枠部、
キャップ、放熱板の順序で伝わるため、放熱性が低い。
また、セラミック自体は金属等に較べて熱伝導度が低い
という欠点もある。
本発明はこのような欠点を解消するものであって、その
目的は低床なLSIパッケージを提供することにある。
また、本発明の他の目的は、自動ワイヤボンディングの
可能な構造のLSIパッケージを提供することにある。
また、本発明の他の目的は、LSIパンケージの小型化
を図ることにある。
また、本発明のさらに他の目的は気密性等の信頼度の高
いLSIパッケージを提供することにある。
また、本発明の他の目的は配線の低抵抗化を図ることに
ある。
さらに、本発明の他の目的は熱抵抗を可及的に低くする
ことによって放熱性の良好なLSIパッケージを提供す
ることにある。
このような目的を達成するために本発明は、プリント基
板に多数のリード等を有する電子部品を実装するにあた
り、電子部品の上面のメタル板等に発熱性の電子素子を
取り付けるようにしたことにある。以下実施例により本
発明の詳細な説明する。
第1図は本発明のLSIパッケージの一実施例を示す。
同図において1は例えば矩形のセラミック板からなる第
]外囲器である。この第1外囲器1はプリント板などか
らなる配線板(図示せず)に対面(図では上面がプリン
ト板に対面する。)する。そして、その反対面(図中下
面)の中央部は窪み2を有している。3は前記第1外囲
器1と同じ大きさのセラミック板からなる第2外囲器で
あって、その中央部は円形又は角形に抜けている。
そして、この円形部又は角形は2段の段付孔となってい
て、下面の広径部には熱伝導度の良好なモリブデン、タ
ングステンなどからなる金属板(支持板)4がガラス5
を介して固定されている。また、金属とガラスは接合強
度が弱いことから、補強板6を用い、この補強板6と第
2外囲器3とで前記支持板4を挾み込むようにしている
。すなわち、補強板6は外周は第2外囲器3と同じ形状
をし、内周は第2外囲器3の内径部と同じ大きさにナッ
テいて、ガラス7で第2外囲器3および支持板4に接着
している。
また、8は前記第1外囲器1と第2外囲器3との間にガ
ラス9を介して挾持固着される複数のリードである。こ
のリード8はコバール、鉄−ニッケル42合金等の薄板
をエツチングやプレスによって形成されたものであり、
第1外囲器1と第2外囲器3とからなるパッケージ部1
0の内にあっては、第2外囲器3の上面に沿って延びる
とともに、パッケージ部10の外にあっては2箇所で屈
曲し、その先端部は第1外囲器1の上面とほぼ同一の平
面上あるいは前記上面よりわずかに突出した面に沿うよ
うに延びている。そして、これらのリード8の外端部は
プリント配線基板(図示せず)の端子部に重なり合うよ
うになっている。
また、11は素子数がたとえば9000個を有するシリ
コン板からなるLSI素子(ペレット)であって、前記
支持板4のパッケージ部10の内面に例えば金−シリコ
ン共晶合金層12を介して固定されている。13は金線
あるいはアルミニウム線等からなるワイヤであって、超
音波ボンディング方法や熱圧着方法でベレットの電極と
リード8の内端を繋いでいる。14は銅、アルミニウム
等の熱伝導度の良好な金属等からなる柱状のヒートシン
クであり、圧接又は鑞付げに2よって前記支持板4の外
面(図中下面)に固定されている。なお、このヒートシ
ンクには第5図に示すように、放熱フィンを取り付け、
放熱性をさらに高めてもよい。
つぎに、このようなLSIパッケージの製造工程につい
て第2図を用いて簡単に説明する。(a)、第3図で示
すようなリードフレーム15を用意する。このリードフ
レーム15はシリコンの熱膨張係数と近似するコバール
や42合金等からなる薄い板、たとえば0.1肋の厚さ
の板をエツチング技術や精密プレス技術を用いて形成す
る。この場合、各リード8間の距離は板厚とほぼ同じ程
度まで狭く形成できる。また寸法公差は±0.2〜0.
3%にすることができる。各リード8は矩形枠からなる
リム16の各辺から枠中央に向かって延びている。
また、矩形枠の四隅は幅広に形成されており、核部には
円形あるいは長孔からなるハンドリングおよび位置決め
用のガイド孔17が設けられている。
また、矩形枠の四隅にはダミーリード18が設けられて
いる。このダミーリード18には凹部19が設けられ、
外力を加えると簡単に凹部19で破断するようになって
いる。この四部19は第1・第2外囲器1,3の外周縁
部上に位置する部分に設けられている。
(b)、このようなリードフレーム15の各リード8の
先端のワイヤ取付部に蒸着法あるいはめつき法によって
アルミニウム被膜あるいは金被膜を形成する。(c)、
ヒートシンク14を固定した支持板4を補強板6および
高信頼度の低融点フリットガラスを用いて第2外囲器3
に固定する。(d)、ベレット11を支持板のベレット
を取り付ける部分に部分的に形成したAu層を介して支
持板4に固定する。(e)、ベレットの電極とリードと
の間をワイヤボンディングにより電気的に接続する。(
f)、第1外囲器1を第2外囲器3に低融点ガラスフリ
ットを介して重ね合せ、第4図に示すように、加熱溶融
により一体的に気密封止する。
(g)、パッケージ部10から突出するリード80表面
に半田をめっきする。(h)、リード8のみをリム16
の付は根部分で切断する。この状態では、各リードは電
気的に独立していることから、(i)リードフレームの
まま取り扱って各パッケージの特性測定を行ない、選別
分類する。(j)前記測定の結果、良品はリードを折り
曲げ成形する。(k)、リム部をダミーリード18の凹
部19から破断させて、第1図で示すLSIパッケージ
を得る。
このようにして製造されたLSIパッケージはつぎのよ
うな効果を奏する。
fi+  金属板からリードフレームを形成し、このリ
ードフレームを第1・第2外囲器で挟持接着するだけで
あり、従来のように、スルーホール部等を有するセラミ
ック板の積層などにくらベニ数が小さくするため、製造
コストが軽減される。
(2)  リードはリードフレームの状態で第1−第2
外囲器で挾持接着することから、各リニドの間隔は加工
時の寸法が保持された状態で第1・第2外囲器に固定さ
れる。このため、ワイヤボンディングにあっては、自動
ボンダーを用いても正確なワイヤボンディングができる
。したがって、ワイヤポンディングの作業性が著しく向
上する。
(3)  リードは従来のメタライズに代わり、コバー
ル、鉄−ニッケル42合金等の金属で形作られるため、
抵抗が低くなる。
(4)  金属板からリードフレームを作るため、各リ
ード間の距離は0,1鴫程度にまで狭くすることができ
る。このため、従来の積層セラミックパッケージ構造に
較べて製品の小型化を図ることができる。
(5)  放熱板(ヒートシンク)は回路素子を取付け
た第2外囲器側に固定されている。したがって、伝熱抵
抗が軽減され、放熱効果が向上する。
(6)第1−第2外囲器、支持板各部の接着は低融点ガ
ラスシール方式としているため、気密性等の信頼度が高
い。
(7)第1・第2外囲器はアルミナからなる絶縁物で形
成されているため、容量を低減できる。
(8)従来の積層セラミックパッケージ構造に較べて材
質組合せを単純化できる。また、この−例として、第2
外囲器への支持板の取り付けを銀鑞等で行なうと、セラ
ミックにメタライズ、メッキ等が必要となるが、封止用
ガラスで取付けることにより工程を簡略化できる。
(9)  リードはプリント基板(プリント配線基板)
に重ね合せる構造となっている。したがって、プリント
基板においては、リードを挿し込む孔を設けなくともよ
いことから、プリント基板の配線パターンの微細化を図
ることができ、実装密度の向上を図ることができる。ま
た、各リードはプリント基板に半田等を介して固定され
るが、この際、パッケージ部に外力が加わっても、リー
ドの屈曲部が弾力的に作用するため、リードがプリント
基板から剥離することがない。
第5図は本発明の実施例の実装構造を示す断面図である
。ダミーリード:18によりリム16に支持されたLS
Iパッケージ20をプリント基板(プリント配線基板)
22に取付けた。LSIパッケージ20のヒートシンク
14には放熱フィン21が取り付けられている。LSI
パッケージはダミーリード18によりリム16に支持さ
れた状態で市販することもできる。その場合、市販され
たLSIパッケージは使用者側でプリント基板に取付け
ることになるが取付げにあたっては、前記リードフレー
ム15のリム16の隅部のガイド孔17を利用してプリ
ント基板22.7位置決めを行ない、リード3を半田で
プリント基板22の導電層に固定し、その後、リム16
を把んでプリント基板22から遠ざかるように引き離す
ごとにより、ダミーリード18の凹部19を破断し、パ
ンケージをリム16から分離することができる。このよ
うに、ダミーリード18によりリム16に支持接続され
た状態でLSIパッケージを販売しても前記ガイド孔1
7を利用してプリント基板への取り付げを正確に行うこ
とができ、また凹部19の部分から簡単にパッケージを
リム16から分離することができる。
なお、本発明は前記実施例に限定されない。たとえば、
前記第2外囲器中央の支持板とヒートシンク等の放熱部
を例えばMo、酸化ベリリウム等の同一材料で一体的に
形成してもよい。また、第2外囲器を金属板で作り、第
1外囲器と接する周縁部に絶縁物を被着させる構造でも
よい。また、第6図に示すように、第2外囲器30への
支持板31の取り付けは補強板を用いることなく、ガラ
ス32で固定するようにしてもよい。この際、支持板3
10周縁を被うようにガラスを耐着させる。
以上のように、上記のごときLSIパッケージによれば
、リードを金属を用いて形成することから、従来のよう
にメタライズしたものよりも電気抵抗が低くなる。した
がって、リードの幅を狭くできる。またリード間隔を狭
くすることができるので、LSIパッケージの小型化を
図ることができる。
・また、上記の如き放熱構造によれば、ベレットを固定
した外囲器側に、しかも熱伝導度の良好な板に放熱体を
固定する構造となることから、従来の此種LSIパッケ
ージに較べて極めて放熱性が良好となる。
また、金属板からリードフレームを作るため、各部の位
置関係が正しく保たれる。また、リードフレームに設け
たガイド孔等を用いることにより、各種の組立、取り付
けの自動化を図ることができる。
また、上記のようなガラス封止構造となっていることか
ら、気密性が優れ、信頼度の高いLSIパッケージを提
供することができる。
さらに、各部の構造が単純化できるため、材料軽減2組
立の容易性等の理由から、安価なLSIパッケージを提
供することができるなど多くの効果を奏する。
【図面の簡単な説明】 第1図は本発明に用いるセラミックパッケージ型半導体
装置の一実施例による断面図、第2図1ρ吋は同じく製
造工程を示す工程図、第3図は使用するリードフレーム
の平面図、第4図は封止工程後の組立状態を示す平面図
、第5図は本発明の実施例の実装構造を示す断面図、第
6図は本発明に用いる他のパッケージ構造の一部断面図
である。 1・・・第1外囲器、2・・・窪み、3・・・第2外囲
器、4・・・金属板(支持板)、5・・・ガラス、6・
・・補強板、7・・・ガラス、8・・・リード、9・・
・ガラス、10・・・パッケージ部、11・・・回路素
子、12・・・金−シリコン共晶合金層、13・・・ワ
イヤ、14・・・ヒートシンク、15・・・リードフレ
ーム、16・・・リム、17・・・ガイド孔、18・・
・ダミーリード、19・・・凹部、20・・・LSIパ
ッケージ、21・・・放熱フィン、22・・・プリント
基板、30・・・第2外囲器、31・・・支持板、32
・・・ガラス。 第  1  図 第  2  図

Claims (1)

  1. 【特許請求の範囲】 1、(a)  配線基板 (b)  上記配線基板と電気的に接続された複数の導
    電部材 (C)  上記複数の導電部材の一端を上記配線基板上
    において封止する封止体 (d)  上記封止体の上記配線基板と反対の表面領域
    に形成された、その内側の主面に電子素子が載置された
    熱伝導の良好な支持部材よりなり、上記複数の導電部材
    は上記封止体内において、上記電子素子と電気的に接続
    されてなる電子回路装置の実装構造。
JP58226837A 1983-12-02 1983-12-02 電子回路装置の実装構造 Pending JPS59139652A (ja)

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JP58226837A JPS59139652A (ja) 1983-12-02 1983-12-02 電子回路装置の実装構造

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JP58226837A JPS59139652A (ja) 1983-12-02 1983-12-02 電子回路装置の実装構造

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JP2477377A Division JPS53110371A (en) 1977-03-09 1977-03-09 Ceramic package type semiconductor device

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JPS59139652A true JPS59139652A (ja) 1984-08-10

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ID=16851343

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JP58226837A Pending JPS59139652A (ja) 1983-12-02 1983-12-02 電子回路装置の実装構造

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4919241A (en) * 1987-01-22 1990-04-24 Kabushiki Kaisha Daikin Seisakusho Lockup damper for torque converter

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4938575A (ja) * 1972-07-10 1974-04-10

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4938575A (ja) * 1972-07-10 1974-04-10

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4919241A (en) * 1987-01-22 1990-04-24 Kabushiki Kaisha Daikin Seisakusho Lockup damper for torque converter

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