JPS62139593A - 効果音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の技術分野］ この発明は効果；″ｆ発生装置に関し、簡易な方式でト
ーンの波形データから効果音データを発生ないし作成す
る技術に関する。 〔発明の背景１ ゛電子楽器において使用される効果音発生装置は−・般
に構成が複雑で、効果である０例えばエコー効果を出す
には原音に対し比較的大きな時間差をつけて遅延Ｂを付
加すればよいという考えが基礎にあり、原ざ信号をアナ
ログ遅延回路やＩＣ″ｇのデジタル遅延回路に通すとい
う処理を行っているのが現状↑ある。この種の′ｊｉ延
回路は多くの部品ないし素子を必要とし、コストも高い
。 ［９，明の目的］ このｆｆｉ　１５１は上述のような事情に鑑みてなされ
たもので、その目的とするところは、専用の効果音導入
回路（例えば遅延回路）を用いることなく効果音データ
を作成することのできる効果ｒｆ発生装置を提供するこ
とにある。

【発明の要点】

この発明は上記の目的を達成するため、ｊＸ音記憶手段
より一連の波形データをくり返しループさせて読み出す
ループ手段と、このループ手段によりくの返し読み出さ
れる波形に対し時間変化するエンベロープを付与するエ
ンベロープ付榮手段とを有することを要点とする。 ［発明の作用１ この発明によれば、ループＬ段によりくり返し読み出さ
れるー・連の波形データ（原１゛９に従うエンベロープ
がすでについているような波形データ列）は、時間制御
されたエンベロープ（変調波）により変調（振幅変調）
される、このエンベロープ（変調波）に一連の波形デー
タの読み出し時間より実質！−長い時間にわたり減少す
る成分をもたせれば、４のエコー効果を有するデータを
１することができる０例えば、原音として、（おはよう
〉という自然ａ声が使用されれば、（おはよう、おはよ
う）というくり返しがデクレッセンドするというエコー
効果（スローなフェイドアウト効果）が得られる。逆に
、徐々に増大する成分を有する変調波で原音のくり返し
の波形データを変調した場合はブレラセンド効果が得ら
れる。また、くり返し読み出される原音データと同程度
の周期で原ｉｆデータにエンベロープ（変調）をかけれ
ば、原ｆｆをくり返し強調（エンハンス）した効果を得
ることができる。 この発明をサンプリング電子楽器に適用した場合、サン
プル音での演奏時に上述したようなエコー効果、ブレラ
センド効果１強調効果の付いた最絆的な楽音がスピーカ
を介して放音される。 を記のエコー効果やブレラセンド効果は遅延方式によら
ず達成される。すなわちループ読出しの原音波形の一周
期より実質−ヒ（好ましくは２倍以Ｌ）長い時間にわた
り徐々に減少あるいは増大する成分を有するエンベロー
プで原音波形を変調することによって達成される。 このようなエンベロープとループ機能との組合せからエ
コー効果やブレラセンド効果などが生まれてくるという
発送は従来、全く存在しなかったものである。 すなわち、本発明は、ａ＝の少なくとも一部を成す一連
の波形データ（したがって原音のもつエンベロープがす
でに付午されている波形データ列）をループ−Ｐ段によ
りくり返し読み出し、こうして読み出された原音波形の
くり返しに対し、さらにエンベロープをかけて変調する
ごとにより、効果音波形をつくり出しているのである。 ［実施例］ 以下１図面を参照してこの発明の一実施例を説；Ｊする
。説明は、全体構成、族１′ｆ＠能、ＣＰＵデータ読込
動作、ＣＰＵデータ占込書込、サンプリング動作、ルー
プ設定動作、具体的動作の順で行う。 具体的動作がこの発明と直接関係ある動作である。 企ｊす１處 第１図は実施例の全体構成図である。要素ｌ。 ２．３．うを除く部分が音源回路でありＣＰＵ２の制御
の下に各部が駆動される。この音源回路は、大きく分け
て、汗を波形データ列として記憶するＨｉ源メモリ１０
０、この音源メモリ１００をアクセスするアドレスを与
えるアドレス生成回路ｌｏｔ、アドレス生成回路１０１
に含まれるアドレス歩進回路の歩進速度（したがってｒ
ｆ程）を調整する音程調整回路１０２）音源ＲＡＭ　（
サンプルメモリ）へサンプルデータを入力するためのサ
ンプル入力回路１０３、音源メモリ１００からの音色波
形データを最終的な音として出力する出力回路１０４．
ｆ’ｆ源回路の動作モードを指定するためのモードフラ
グ回路より成る。 音源メモリ１００は、ここでは、サンプル庁Ａ９を記憶
するＲＡＭＩＩと１組込音（プリセットトーン）を記憶
するＲＯＭｌ０より成る。 アドレス生成回路ｌＯ１は、外部；１のサンプリングや
、内／ｌ　ｔｆデータの出力（放音）の際に用いるアド
レス歩進回路を備え、その主要素としてスタートアドレ
スチッチ５．エンドアドレスチッチ６、リターンアドレ
スチッチ７、アドレスカウンタ１８、一致回路１９があ
る。なおリードライトアドレスラッチ２７はＣＰＵ２と
音源メモリ１００間のデータ転送に用いられる。上記ア
ドレス歩進回路はサンプル音での演奏を行う場合には、
ＲＡＭＩＩに対するループアドレス生成回路として働く
。 １″ｆ程調整回路１０２は周波数設定ラッチ１２゜周波
数カウンタ１３．インクリメント回路１４、出力アンド
ゲートＡ１３より成り、−１−記アドレス歩進回路のア
ドレス歩進速度をグーえる。したがってキー操作部１内
の音階キーボード（いわゆる鍵盤）で演奏を行うときは
、音階キーの音程（ピッチ）をかえるような速度でアド
レス歩進回路に対し歩進信１）を供給する。また、外部
庁をサンプリングするときは１歩進信号はいわゆるサン
プリング周期ごとに発生し、音程調整回路１０２はサン
プリング周波数発生回路として働く。 サンプル入力回路１０３はマイク３４、アンプ３５、Ａ
／Ｄコンバータ３０′：ｇより成り、Ａ／Ｄコンバータ
３０はサンプリング周期ごとにサンプル１“ｔのアナロ
グ信号をディジタルの波形データに変換し、変換出力を
サンプルＲＡＭＩＩへ入力する。 出力回路１０４は音源メモリｌＯＯと動作結合する出力
データラッチ１６．Ｄ／Ａコンバータ１７、ａ色データ
にエンベロープを選択的に付与するエンベローフ’　付
’Ｐ回路（エンベロープラッチ２５、Ｄ／Ａコンバータ
２６１乗算回路２２より成るもの）、アンプ２３及びス
ピーカ２４によりＪＸ木的に構成される。 音源回路は、その基本的な動作モードとして、ＣＰＵ２
が音源メモリ１００よりデータを読み込むリードモード
、ＣＰＵ２より音源メモリ１００ヘデータを書き込むラ
イトモード、サンプル入力回路よりサンプル音の波形デ
ータをＲＡＭＩＩへ入力する入力モード、音源メモリ１
００にある波形データ列を読み出し、出力回路１０４を
通して放音させる放音モードがある。リードフラグ２８
とその周辺回路はリードモードの指定に使用されるモー
ド回路であり、リードフラグ２８はリードモード時はオ
ン（論理“１”）にセットされる。 ライトフラグ３６とその周辺回路はライトモードの指定
に使用される回路であり、ライトフラグ３６はライトモ
ード中はオンにセットされる。入力モード下ではオンフ
ラグ１５とＡ／Ｄフラグ２１がオン状態にこがれる。ま
た放きモードではオンフラグ１５のみがオン状！Ｅにな
る。 ；″ｆ源回路以外の部分について、音源回路との関係を
含めて、筒中に述べると、ｌはキー操作部であり、５′
ｆ階キーボード（鍵Ｗ１）の他に各種１ＮＪｌキー（ｒ
ｆ色選択キー、サンプリングスタート用のサンプリング
キー、ループキー等々）から構成されている。 ＣＰＵ２は制御部でキー操作部１のキーのオン、オフを
検出し、各キーに対応した処理を音源回路に指令する。 ３はインターフェイス回路であり、ＣＰＵ２と音源回路
とのデータ伝送方向の制御部を行う、オペレーションデ
ｊ−１’４ＪｔｃＰＵ２からの指令を解読し、音源回路
の各種ラッチ（スタートアドレスチッチ５、エンドアド
レスチッチ６、リターンアドレスラッチ７７々）に４え
るラッチクロックやゲート制御信号等を出力する。 ＣＰＵ２はデータバスＤＢに各種ラッチにセットしたい
データを載せた状態でオペレーションデコーダ４へ指令
を送り、対応するラフチクロックを出力させることによ
り、選択したラッチに選択したデータをセットすること
ができる。またＣＰＵ２はオペレーションデコーダ４に
指令を送り２　メモリリード信号ＲＭＥＭを出力させて
Ｇ８をコントロールしてリードデータラッチ８のデータ
を読みとることができる。このとき、インターフェイス
回路３はデータ方向を音源回路からＣＰＵの向きに切り
換えている。Ｇ１−ＧＩＯは３ステイトバツフアで構成
されるバス開閉スイッチであり。 そのコントロール人力Ｃがｌ”のときオンで入力をその
まま出力し、′０”のときオフで出力をハイインピーダ
ンスの状態にする。９はクロック発生回路であり、φ１
．φ２という２つの交Ｗのパルスを発生する（第２図参
！！１）、オペレーションデコーダ４から出力されるク
ロック信号ＣＫとすべてφ？のパルスに同期している。 東止鳳羞 次に、音源回路の基本的４ｍ能である放音機能及びその
動作吃・中心として説明する。 音源回路はメモリー（ＲＯＭＩＯやＲＡＭＩＩ）に−８
かれた波形データを音階キーに対応した時間ごとに読み
出しアナログに変換することにより（ｆを出す０例とし
て８ｂｉｔのデータ８個（実際にサンプルされる波形デ
ータの数はこれよりはるかに多いが１作図の便宜上８個
とした）から構成される波形を第３図のＡとＢに示す、
Ａはメモリー上のアドレスとそれに対応するデータの関
係であり、Ｂはそのデータを時間ｔごとに読み出した時
の出力アナログ波形である。ここでｔは音程（ピッ子）
を決定する時間でありｔを２倍にすれば１オクターブ低
い丘、掻倍すればｌオクターブ高い音になる。このｔを
３ｇ１ｆ！ｎする回路が周波数設定ラッチ１２．周波数
カウンタ１３、インクリメント回路１４等である。オン
フラグ１５は発音する時“１″、発音しない時″０”に
セットするラッチである。今、音が鳴っていないとして
オンフラグ１５出力＝Ｏとする。この状態でキー操作部
ｌのある音階キーが押されたとすると、ＣＰＵ２は周波
数設定ラッチ１２にその音階キーに対応したデータをセ
ットする。オンフラグ１５出力＝Ｏ→インバータ■２出
力＝ｌ→オアゲー）Ｒ１出力＝１なのでＧ２＝ＯＮ、Ｇ
ｌ＝ＯＦＦとなり周波数カウンタ１３には周波ａ設定ラ
ッチ１２のデータがロードされる（周波数カウンタ１３
．２　Ｆ　Ｆ！＄ＣＫｌ、ＣＫ２を持つものは２相フリ
ツプフロツプＦ／ＦでありＣＫＩで読み込みＣＫ２で出
力するものとする）０例えば、今、周波数設定ラッチ１
２のデータが８０（Ｈ）だとすると周波数カウンタ１３
出力も８０（Ｈ）となりアントゲ−）Ａｌの出力＝０と
なる。ここでオンフラグ１５に１をセットするとオアゲ
ートＲ１出力＝０、Ｇ２＝ＯＦＦ、Ｇｌ＝ＯＮとなる。 インクリメント回路１４は、その＋１入力が１の時入力
＋１を出力するインクリメント回路であり、インクリメ
ント回路１４では＋１入力が常に１にしであるため常に
＋１されることになる。したがってオンフラグ１５が１
となった次−のφ１で８１（Ｈ）が周波数カウンタ１３
に読み込まれ次のφ２で出力される。以後これを繰り返
しＦＦ（Ｈ）が出力されるまで続き、ＦＦ（Ｈ）が出力
されるとＡＩ出力＝１．Ｇ１＝ＯＦＦ、ＧＦ２＝ＯＮと
なり再び周波数設定ラッチ１２から周波数カウンタ１３
に８０（）（）がロードされる。これらを鰻り返すこと
によってＡＩ出力は８０（Ｈ）〜ＦＦ（Ｈ）の間に一回
“ｌ”を出すタイマーとなる。この間隔が第３図Ｃのｔ
にあたる。 同図のＤに同図のＣと対応する形でオンフラグ１５の動
きを示す、同図Ｃのアナログ波形は出力データラッチ１
６の出力側にあるＤ／Ａコンバータ１７の出力を表わす
が、オンフラグ１５が０のときはインバータＩ２出力＝
１→出力データラッチ１６のリセッ）１となり出力デー
タラッチ１６出力＝オールＯである（出力データラッチ
１６等に示すＲはリセット入力で”１”の時リセット）
、Ｄ／Ａコンバータ１７のＭＳＢ入力は工６を通るので
このと＃Ｄ／Ａコンバータ１７出力は中央の電位を示す
ことになる。 またこの回路ではメモリー（ＲＯＭＩＯやＲＡＭ１　ｌ
）から波形を読み出す最初のアドレス（スタートアドレ
ス）、それ以後のアドレスを読まない最後尾アドレス（
エンドアドレス）、最後尾アドレスまで進んだ後に前に
もどって読み始める戻り先アドレス（リターンアドレス
）を持ち、それぞれスタートアドレスチッチ５．エンド
アドレスチッチ６、リターンアドレスチッチ７にセット
される。ある波形を読み出す際のこれらの関係の例を第
４図に示す、スタートアドレスラッチ５にモー２トされ
たアドレスをインクリメントしてエンドアドレスまで読
むとリターンアドレスにもどり再びエンドアドレスまで
アドレスをインクリメントして読む、以後これをオンフ
ラグ１５出力＝０になるまで繰り返す、オンフラグ１５
出力＝０の時、インバータＩ２出力＝１．ノアゲー）Ｎ
Ｒ１、ＮＲ２出力＝０なのでＧ４＝ＯＮ、Ｇ３、Ｇ５＝
ＯＦＦであり、この間に２相Ｆ／Ｆ群より成るアドレス
カウンタ１８にはスタートアドレスチッチ５のデータが
ロードされる。このとき周波数カウンタ１３には前述の
とおり周波数設定ラッチ１２のデータがロードされてい
る。一致回路１９は２組の入力が一致した時に１を出力
する回路であり、今はアドレスカウンタ１８のデータ（
＝スタートアドレスチッチ５のデータ）≠エンドアドレ
スラッチ６のデータなのでその出力はＯである。ここで
、オンフラグ１５出力＝１にすると、■２出力＝Ｏ，Ｇ
４＝ＯＦＦ、一致回路１９出力＝Ｏ→アンドゲートＡ５
出力＝０よりＧ５＝ＯＮ、インバータＩ４出カニｌによ
りＧ３＝ＯＦＦとなりアドレスカウンタ１８の出力はイ
ンクリメント回路２０を通ってアドレスカウンタ１８に
戻る。オンフラグ１５出力が１になった直後は周波数カ
ウンタ１３のデータはインクリメントを始めたばかりで
Ａｌ出力＝０→アンドゲゲーＡ２出力＝０→インクリメ
ント回路２０の＋１入力冨０でアドレスカウンタ１８の
データはインクリメントされない、また出力データラッ
チ１６のＲ入力はオンフラグ１５出力＝１になると同時
に０となってはいるがＡ２出力＝０のためアンドゲート
Ａ７出力＝０で出力データラッチ１６へのクロックＣＫ
は出ずＤ／Ａコンバータ１７の出力は中央電位のままで
ある。やがて１周波数カウンタ１３のデータがオールｌ
となるとＡＩ出力＝１、Ａ２出力＝１．インクリメント
回路２０の＋１入力＝１となり同時にＧ７＝ＯＮとなっ
てアドレスカウンタ１８のデータがアドレスバスＡＢを
通ってメモリーのアドレスＡＤに送られる。Ａ２出力＝
１により、インバータＩ３出力＝０→Ａ３出力＝０゜ま
た音を鳴らす時にはＡ／Ｄフラグ２１の出力＝Ｏとする
ためオアデー）Ｒ２出力＝Ｏ→メモリーの出カニネーブ
ルＱＥ＝Ｏ１したがってメモリーのスタートアドレスよ
りデータがＲＡＭＩＩの入出力端子Ｉ１０またはＲＯＭ
ｌ０の出力端子ＯＵＴから出力される。ただし、ＲＡＭ
Ｉ　１はそのチップ選択入力で茗＝０かつσ１＝０のと
きデータを出力し、ＲＯＭｌ０はそのチップ選択人力テ
１＝０、ｂ−百′＝０のときデータを出力する。ＲＡＭ
１１とＲＯＭｌ０のＣ８はインバータＸ８を通って反転
しているため同時にアクセスされることはないものとす
る。ここでＡ２出力；ｌによりＡ７出力にφ１周期のパ
ルスが１つ発生しメモリーから出されたデータを出力デ
ータラッチ１６に読み込ませる。これがＤ／Ａコンバー
タ１７によりアナログ値に変換され乗算回路２２により
エンベロープと乗算されアンプ２３よりスピーカ２４を
通して出力される。一方インクリメント回路２０を通っ
て＋１されたアドレスはφ１でアドレスカウンタ１８に
読み込まれφ２で０７を通してメモリーのアドレス人力
ＡＤに入力され０Ｅ＝Ｏとなることによりメモリーから
波形データが出力されさらに出力データラッチ１６のＣ
Ｋにパルスが入ることでそのデータが出力データラッチ
１６にラッチされＤ／Ａコンバータ１７→乗算回路２２
→スピーカ２４を通して音出力となる。そしてこの一連
の動作をくり返す度にアドレスカウンタ１８内のデータ
は＋１されて行き、アドレスカウンタ１８の内容＝エン
ドアドレスチッチ６の内容となってさらにもう一度一連
の動作がくり返されると一致回路１９の出力＝１．Ａ２
出力＝ｌのためＡ５出力＝ｌでＮＲ２出力＝０→Ｇ５＝
ＯＦＦ、Ｉ４出力＝Ｏ，ＮＲＩ出力＝１（オンフラグ１
５の出力＝１のため）→Ｇ３０Ｎとなる。したがって工
ンドアドレスに対応するデータが出力データラッチ１６
にラッチされるときにはリターンアドレスラッチ７内の
データがアドレスカウンタ１８に読み込まれ、メモリー
のアドレスの戻りが実現される。これ以後はオンフラグ
１５にＯがセットされるまでリターンアドレスから、エ
ンドアドレスまでのデータをくり返し出力することにな
る。なお、リターンアドレスとエンドアドレスを同一の
値にセットした場合は、ハード的に、エンドアドレスの
ところでアドレスが停止する。また当然のことだが、途
中のアドレスからエンドアドレスまでが無音領域（１０
００００００のデータ領域）となっている場合は、途中
のアドレス以降はＤ／Ａコンバータ１７の出力は中央電
位となってしまうため、事実上スピーカ２４からは何も
出力されず消音状態となる。この代表例をあげると、後
述するサンプリングにおいてサンプル音の実際の録音領
域（有効データ領域）がＲＡＭＩ　ｌ上のチンプリング
領域の途中で終った場合に、サンプル音演奏における１
回の音階キー操作に対しサンプル：？が１回だけ出力さ
れるという結果をもたらす。 乗算回路２２はａ人力波形の振幅をｂ人力゛Ｉ［圧に応
じて伸長または圧縮する乗算回路であり、メモリーから
読み出した波形にエンベロープをかける時には、ＣＰＵ
２が出力が九個する振幅となるような値をエンベロープ
ラッチ２５にＣＫ（ＥＮＶ）を介してセットする。エン
ベロープラッチ２５の値はＤ／Ａコンバータ２６により
アナログ電圧に変換され乗算回路２２の伸長率ないし圧
縮率入力となる。 ＣＰＵデータ読出動作 次にＣＰＵがメモリ内のデータを読み出す場合の動作に
ついて説明する。 まず、オンフラグ１５の内容＝０つまり５Ｆａ　ｉして
いない場合について述べる。リードフラグ２８＝１．ラ
イトフラグ３６　＝　Ａ／［）フラグ２１＝０とセット
すると、オンフラグ１５＝０→！２出力＝１４Ｒ１出力
＝１→Ｇ２０Ｎにより１周波数カウンタ１３には周波数
設定ラッチ１２の音階データがロードされるのでＡＩ出
力＝０→Ａ２出力＝Ｏ→■３出力＝１となりアントゲ−
）Ａ４＝１であるからアンドゲートＡ６出力よりφｌに
周期したパルスが出力されリードデータラッチ８に入力
がとりこまれる。この時Ａ２＝０なので０７＝ＯＦＦ、
Ｇ６０Ｎ　（インバータＩ５のため）となりメモリーの
アドレスＡＤにはリードライトアドレスラッチ２７の内
容が人力され、またライトフラグ３６＝Ｏによりアント
ゲ−）Ａ３＝０かつＡ／Ｄフラグ２１＝ｏより７ンドゲ
ー）Ａ８出力＝Ｏ−Ｒ２出力＝０でＯＥ＝　Ｏとなりリ
ードライトアドレスラッチ２７によって指定されたデー
タが出力される。そこでリードライトアドレスラッチ２
７にあらかじめメモリー内の読み出したいアドレスをセ
ットしておきライトフラグ３６．Ａ／Ｄフラグ２１＝Ｏ
，リードフラグ２８＝１をセットすれば、メモリー内の
指定したアドレスのデータをリードデータラッチ８に読
み込ませることができる。その後でＣＰＵ２はオペレー
ションデコーダ４にＲＭＥＮ＝１を出力させＧ８をＯＮ
することでリードデータラッチ８内のデータをバスＤＢ
を通して読むことができる。またリードフラグ２８にセ
ットされたｌはリードデータラッチ８への読み込みクロ
ックと同時のφ１で２ＦＦ２９に読み込まれ次のφ２で
出力されることによりリセットされリードフラグ２Ｂ＝
Ｏとなるためリードデータラッチ８の読み込みクロック
が２９．以上でるのを防ぐ、またオンフラグ１５＝１（
発音中）の場合は上記の動作を出力データラッチ１６が
波形のデータを読み込むサイクルまたはＡ／Ｄコンバー
タ３０からのデータの：！Ｊき込みサイクル（後述）（
φ２から次のφ２までを１サイクルと呼ぶものとする）
以外のサイクルで行なうことになる。すなわちＡＩ出力
＝１となるのは波形データ読み込みサイクルとＡ／Ｄコ
ンバータ３０の、！き込みサイクルの時だけでありそれ
以外は０なので、Ａ１出力＝ＯのサイクルにＡ２＝０と
なることで上の動作が行なわれる。 ＣＰＵデータ古込動作 次にＣＰＵ２がＲＡＭＩＩにデータを害き込む場合の動
作について説明する。リードライトアドレスラッチ２７
に書き込みたいアドレス、ライトデータラッチ３１に書
き込みたいデータをセットする。その後ライトフラグ３
６＝１とセットすると先の読み出しの場合と同様にオン
フラグ１５＝Ｏのときはセット直後のサイクルで、オン
フラグ１５＝１のときは波形データ読み込みサイクルま
たはＡ／Ｄコンバータ３０書き込みサイクル以外のサイ
クルで、Ａ３出力子１→Ｒ２＝　１となる。 この時Ｇ９−ＯＮとなりＯＥが１となることでライトデ
ータラッチ３１のデータがＲＡＭＩＩの■１０に入力さ
れナントゲートＮＡＩによりφ１同期のロウアクティブ
パルスが書込エネーブルＷＨに入力される。またこのと
きにはＧ７＝ＯＦＦ、Ｇ６＝ＯＮとなっているのでリー
ドライトアドレスラッチ２７にセットされたアドレスに
ライトデータラッチ３１にセットされたデータが占き込
まれることになる。このＲＡＭＩＩへのＣＰＵｆｆ１き
込みサイクルは２ＦＦ３２により読み出しと同様にして
ｌサイクルだけになる。 サンプリング動作 次にサンプリングの場合の動作について説ＩＩする。ま
ずＣＰＵ２は以下のデータを各ラッチにセットする。 周波数設定ラッチ１２にサンプリング周波数に対応する
値、スタートアドレスチッチ５にサンプリング領域のス
タートアドレス、エンドアドレスチッチ６にサンプリン
グ領域のエンドアドレス。 リターンアドレスチッチ７にエンドアビレスラー２チロ
と同じ値。 その後でオンフラグ１５＝ｌ、Ａ／Ｄフラグ？１＝１と
する。オンフラグ１５＝１より周波数設定ラッチ１２は
カウントを開始し、Ａｌ出力はサンプリング周期ごとに
１となりその信号でアドレスカウンタ１８にセットされ
ている値をアドレスバスＡＢに出力しながらインクリメ
ント回路２０を通してインクリメントする。アドレスカ
ウンタ１ＢよりアドレスバスＡＨに出力されるサイクル
ではＡ／Ｄフラグ２１＝１により、Ａ８出力＝１→Ｒ２
＝１となり、ＮＡＩからφ１同期パルスがＷＥに入り、
ＩｌｏのデータがＲＡＭＩＩの指定アドレスに−りき込
まれる。Ａ／Ｄコンバータ３０はＴＲＩＧＥＲにパルス
が入ると前回のＴＲＩＧＥＲ入力時にＡ／Ｄ変換したイ
１をＯＵＴに出力させ新たにＡ／Ｄ変換を開始する。な
お、２ＦＦ３３はＡ／Ｄコンバータ３０のＴＲＩＧＧＥ
Ｒ入力にひげのないきれいなパルスをＲＡＭＩＩの書き
込サイクルと矛盾なく入れるためのものである。 ところで、Ａ／Ｄコンバータ３０よりＲＡＭＩ　ｌへ入
る最初の２個分のデータは今回のサンプリングＥｆのデ
ータではない、モしてＣＰＵ２はサンプリングアドレス
が上述の設定したスタートアドレスより２つ多い値にな
ると、サンプリング音の本当のデータの開始を検出する
ため、アドレスを（スタートアドレス＋２）に固定した
状態で、Ａ／Ｄコンバータ３０よりＨＡＭＩＩへ、１；
き込まれたデータをＣＰＵＺ内に取り込み、データのゼ
ロクロスの発生の有無をチェックする。具体的にいえば
、ＣＰＵ２はＡ／Ｄコンバータ３０の、Ｉｉ込サイクル
がなされた後、次のｉ’！き込みサイクルとなるまでの
間に、オンフラグ１５をオフにして、上述したメモリ（
ここではＲＡＭＩＩ）よりデータを読み出す処理を行い
、読み込んだデータがあるレベル（例えばＡ／Ｄコンバ
ータ３０のＬＳＢに対応するレベル）に達しているか否
かを判定し、達していない場合には、アドレスの更新を
防ぐためスタートアドレスチッチ５にゼロクロス検出位
置のアドレス（これはサンプリング領域のスタートアド
レスより２つ大きいイ１で、ゼロ゛クロス発生チェック
のデータ読込のためにＣＰＵ２がスピーカ２４にセット
するアドレスに等しい）をスタートアドレスチッチ５に
セットしてからオンフラグ１５をオンに戻す、この一連
の動作はＣＰＵ２がゼロクロスの発生を検出するまで続
けられる。ゼロクロスの発生を検出した場合は、それ以
降のＣＰＵ２へのデータ取り込みは行なわず、アドレス
カウンタ１８は（スタートアドレス＋２）の７ドレスよ
りインクリメントを続ける。これにより、マイク３４．
アンプ３５を介して入力される実際のサンプル；キが、
Ａ／Ｄコンバータ３０によりサンプリング周期ごとにＡ
／Ｄ変換され、ＲＡＭ１１へ順次Ｊｌき込まれていく、
そしてサンプリング領域の最後まで占き込むと一致回路
１９＝１となり１次のサンプリングタイム（ＡＩ出力＝
１）ではＡ５出力＝１となってＡ／Ｄフラグ２１はリセ
ットされサンプリングを終了する。 ループ認′り動作 次に、ループ認定動作について説明する。前述のサンプ
リング動作を終えた後、使用者がキー操作部ｌのループ
キーを押すと、ＣＰＵ２はループ設定処理を実行するた
め第７図に示すフローに入る。まずステップＳｔでＣＰ
Ｕ２は先のサンプリング動作中に検出した有効のデータ
の開始時点のアドレス、すなわち最初のゼロクロスのア
ドレス（ループスタートアドレス）にあるデータを読み
込む（上記ＣＰＵデータ読込動作参照）、このループス
タートアドレスは、本実施例では、サンプリングスター
トアドレスより２つ大きいイ１を有する（上記のサンプ
リング動作参照）、続くステップＳ２で読み込んだデー
タが正か負かをチェックする。このデータは有効データ
の開始のデータである。いいかえればこのデータより前
のデータは無ａレベル（代表的には第３図のＢにおける
中央イｔＩ１０００００００）である、したがってこの
データが１Ｅということはこのデータの変化の相がｒ置
体」であることを、ａ味し、このデータが負ということ
はこのデータの変化の相が「減少」であることを意味す
る。そこで、正の場合には、増／減フラグＦを増（“１
″）にセットしくステップＳ３）、負の場合には同フラ
グＦを減（“０″）にセットする。 続くステップＳ４では読出アドレスとして、サンプリン
グ時のエンドアドレスを選び、そのアドレスにあるデー
タを読み込む、続くステップＳ５でＣＰＵは読み込んだ
データがＪＳ音レベルかどうか、わかりやすくいえばデ
ータ有りか無かを判定し、データ無しであれば、読出ア
ドレスを−１してひとつ若いアドレスにあるデータを読
込み（ステップＳ６）、再度ステップＳ５へ戻る。した
がって、第６図に示すように、サンプリング領域のエン
ドアドレス側に無音部分がある場合には、その間、ステ
ップＳ５でデータ無しと判断され続ける。読出アドレス
のデータ有りと判断された場合はステップＳ７へ進み、
読出アドレスを−ＩＬ。 ステップＳ８でそのデータがゼロクロスか否かをチェッ
クし、ゼロクロスが見つかるまでステップＳ７と５８の
ルーチンをくり返す、ゼロクロスが見つかったらステッ
プＳ９へ進みそのゼロクロスポイントのデータの位相が
ループスタートアドレス（第１ゼロクロスポイント）に
あるデータの位相と同相であるか否かを判定する。詳し
く述べると、領データが同相となるのは、第１ゼロクロ
スポイントの増／減フラグＦが“１″、すなわち第１ゼ
ロクロスポイントのデータの相が増大であり（正確にい
えばアドレスを増加させるにつれ増大するデータであり
）、かつ、第２ゼロクロスポイントのデータの相が増大
である場合（１Ｆ確にいえばアドレスを減少させるにつ
れ負方向へ変化するデータの場合）、あるいは第１ゼロ
クロスポイントのデータの相が減少であり、第２ゼロク
ロスポイントのデータの相が減少する場合である。同相
でない場合はステップＳ７からの動作をくり返す。 この同相チェックのルーチンがないと、第６図のＡに示
すように、ループ読出しでの放りマの場合、ループのり
なざ■（ループ接続位２！ｉ）のところで位相が反転し
てしまい、いわゆるクリックｆｆを発生させてしまう、
同相であれば、：ｊＳ７１４のＢに例示するようになめ
らかにつながる。 ステップＳ９で同相を検出したら、ステップＳｌＯで第
２のゼロクロスポイントのアドレスｉｔｉをループエン
ドアドレスとして設定し、ステップＳＩＯでループ時の
スタートアドレス（第１のゼロクロスポイント〕をルー
プリターンアドレスとして、没定する。 以４−の処理の結果、第１図のスタートアドレスラッチ
５にはループ時のスタートアドレスの値が、またリター
ンアドレスチッチ７にはこれと同じイ４が、エンドアド
レスチッチ６にはループエンドアドレスの値がセットさ
れる。 なお、ｈ記の例では、サンプリングした波形データの実
質上全部（無行領域はＫｔ音データ領域ではない）がく
り返し読み出されるようにループを自動設定しているが
、第４図に例示するように、サンプリングした波形デー
タの途中のポイントをループのリターンアドレスとして
設定し、ループ領域（リターンアドレスからエンドアド
レスまでの領域）がサンプリングした全波形データ領域
の一部となるようにしてもよい、これは第７図の処理フ
ローを変形することで実現できる（例えば途中のアドレ
スからゼロクロスポイントを検出し、その位相を判定す
るようにステップＳ１とステラ７’Ｓ２を変形し、その
ゼロクロスポイントをループリターンアドレスとし、ま
た、ステップ５１１の処理を除くことによりできる）、
あるいは公知の手動操作を介するループポイント設定方
式を採用してもよい。 具体的動作 次に、本実施例がいかにして効果音を発生させるかにつ
いてエコー効果を一例として説明する。 エコー効果を出すように１本実施例では、　ＲＡＭ１ｌ
にサンプリングした原音をループ再生する際に、原音の
周期よりも充分長い時間で減衰するエンベロープ（振幅
変調波）を、原き波形に対してかけるという方式をとる
。 最も汀通のエンベロープはＡ　Ｄ　Ｓ　Ｒとよばれる４
つのセグメント１１−１４から成るので、ここでは便宜
上、制御可能なセグメントは４つであるとして説明する
。そしてセグメント１１をアタック部、セグメント１２
をディケイ部、セグメント１３をサスティン部、セグメ
ント１４をリリース部と呼ぶことにする。 またＣＰＵ２がエンベロープラッチ２５に大してセット
するデータは６ビツトとし、そのクロックＣＫ、（ＥＮ
Ｖ）は５０ミリ秒ごとに出力されるものとする。 第８図の（＆）は、エコーがリリース部１４で発生する
ように、第１図のＣＰＵ２がインターフェイス３．デー
タバスＤＢ、　オペレーションデコーダ４を介して５０
ミリ秒ごとにエンベロープラッチ２５にセットするデー
タ列を１６進で表わしたものの一例である。また：ｔＳ
８図の（ｂ）は、この場合に、エンベロープラッチ２５
からのデジタルエンベロープ値を対応するアナログ信号
に変換するＤ／Ａコンバータ２６の出力を表わしている
。この図かられかるようにリリースＦｆ＆１４は約３秒
間ある。一方すンプル音の１回の読み出し時間は音階キ
ーの指定する音程にもよるが、９１１盤ＫＢの低い方の
キーで約１秒であるとする。 さて、上述のループ認定動作のところで述べたように、
サンプル音波形データのスタートアドレスがスタートア
ドレスチッチ５に、エンドアドレスがエンドアドレスチ
ッチ６に、エンドアドレスの戻り先であるリターンアド
レスがリターンアドレスチッチ７にセットされた状態（
つまりサンプルｆ７のループ読出がセツティングされて
いる状７１　）で、エコー効果の指定キーが押され、続
いて鍵’ＩｆｌＫ　Ｂ　（７）　ｆ’ｆＮ？＋−カＰＰ
すｎルト、　ＣＰ　Ｕ　２　Ｅｔコれを検知して発音開
始指令や音程データをインターフェイス３．オペレージ
璽ンデコーダ４を介してｒｆ源回路に４えるとともに（
発音機能のところ参照）、エンベロープ処理を実行し、
第８図の（ａ）に示すようなエンベロープデータの列を
５０ミリ秒ごとにエンベロープラッチ２５にセットして
いく、一方、ａ源回路のループアドレス発生１す路（ピ
ッチ回路の出力ゲートＡｌの出力で歩進されるアドレス
カウンタ１８等の回路）の作用により、ＲＡＭＩＩに入
っているサンプル音の波形データ列は、スタートアドレ
スより始まって、エンドアドレスチッチ６の定めるルー
プエンドアドレスを通ってリターンアドレスチッチ７の
定めるループリターンアドレスへ戻って再びループエン
ドアドレスへ進むというループアドレッシングに従い、
くり返し読み出され、出力データラッチ１６、Ｄ／Ａコ
ンバータ１７を通っていく、そして、乗算回路２２にお
いてサンプル音の波形データはエンベロープラッチ２５
．Ｄ／Ａコンバータ２６を介して与えられるエンベロー
プデータに従って振幅偏玉され、アンプ２３．スピーカ
２４を通って最終的な−ｊＩ：音として放音される。こ
の結果第９図のハツチングで示されるような楽音が出力
される。リリース部１４はサンプル音の複数回のくり返
し発音時間にわたりゆっくりと減衰しているため、この
領域でエコー効果が発生する。 ［変形例］ なお、上記実施例で規定した条件、すなわち（イ）エン
ベロープラッチ２５には音程にかかわらず一定の時間ご
とにデータ更新が行なわれる点、　　（ロ）エンベロー
プは４つのセグメントｉｌ〜皇４から成る点は巾なる例
示にすぎない、エンベロープデータの更新、あるいはエ
ンベロープの各セグメントの時間長は鍵盤上の音階キー
の位置（いいかえうればＣＰＵ２が周波数設定ラッチ１
２にセットする周波数データの大きさ）やループ読出し
を行うＲＡＭＩ　１１−のループ領域のＬそさに従って
自動調整することができる。また、エンベロープは４つ
のセグメントに限らず、任、はの数のセグメントを有し
得る。第１Ｏ【４は７セグメント制御のエンベロープ波
形を示しており、４　＃　ｌ−１のセグメントの値を長
い時間をかけて増やしている。したがってこの区間で、
くり返し読み出されるサンプル汗に対しクレッセンド効
果がかかる。 サンプルａ長に対し充分長い区間におけるエンベロープ
の大きさに単調な増大特性、減少特性をもたすことによ
りクレッセンド効果やエコー効果を生むことができる。 これで実用１、充分であるが、所望なら、非線形の増大
、あるいは減少特性をもたしてもよい、あるいは、全体
としては増大あるいは減少するがところどころでアクセ
ントないし凸凹の付いた成分を１重畳させたものであっ
てもよい。 また上記実施例のものはモノフォニックであるが、ポリ
フォニックで構成してもよい。 この発明はサンプリング電子楽器に特に適しているが、
これには限定されない０例えば、効果音のデータを利用
装２１（例えばシーケンスや楽ａＩＭ集装２１）のメモ
リに保存するようにしてもよい。 この場合、変調実行部のａ成としては、アナログ乗算回
路及び関連するＤ／Ａ、Ａ／Ｄ変換キーの代りに、デジ
タル方式のものが望ましい。 ［発明の効果Ｊ 以上詳述したように、この発明では原音波形の少なくと
も一部を成す一連の波形データをループ手段によりくり
返し読み出し、そのくり返し読み出されるｒＸｆ２波形
に対し、時間変化するエンベロープをエンベロープ付加
手段にてさらに加えて変調している。したがって非常に
構成が簡単であり、低いコストで効果音を発生させるこ
とが可能である。

【図面の簡単な説明】

第１１図はこの発明の一実施例を示す構成図、第２図、
第３図、第４ｖ４は音源回路の説明に用いた図、第５図
と第６図はループ設定に関する波形図、第７図はループ
設定の処理フローチャート。 第８図はエンベロープ設定データの発生シーケンスと対
応するエンベロープ波形の一例を示す図。 第９図は第８図に示すエンベロープ設定でループ読出し
を行った場合の波形図、第１Ｏ図は別のエンベロープ波
形例を示す図である。 ２・・・・・・ＣＰＵ、５・・・・・・スタートアドレ
スラッチ、６・・・・・・エンドアドレスラッチ、７・
・・・・・リターンアドレスラッチ、１１・・・・・・
ＲＡＭ　（サンプル音メモリ）。 特許出願人　　カシオ計算機株式会社 代理人　弁理士　　町　１）俊　正 了ドレス　　　　　データ Ｃ−＃呻φ 第３図 第２図 第４図 第６図 第８図

Claims (3)

【特許請求の範囲】
1. （１）原音記憶手段より一連の波形データをくり返し読
   み出すループ手段と、このループ手段によりくり返し読
   み出される波形データに対し時間変化するエンベロープ
   を付与するエンベロープ付与手段とを有することを特徴
   とする効果音発生装置。
2. （２）特許請求の範囲第１項記載の効果音発生装置にお
   いて、前記エンベロープ付与手段は一連の波形データの
   読み出し時間より実質上長い時間にわたり増大または減
   少するエンベロープ成分を波形データに対し付与する手
   段を有することを特徴とする効果音発生装置。
3. （３）サンプリング電子楽器の効果音発生装置において
   、サンプリング音記憶手段にサンプリングした全波形デ
   ータの少なくとも一部を成す一連の波形データをくり返
   し読み出すループ手段と、一連の波形データの１回分の
   読み出し時間より充分長い時間にわたり大きさが徐々に
   変化する成分を有するエンベロープを、くり返し読み出
   される一連の波形データに対し付与するエンベロープ付
   与手段と、エンベロープの付与された波形データを楽音
   として出力する出力手段とを有することを特徴とするサ
   ンプリング電子楽器の効果音発生装置。