JPS62136940A - 非符号化２進ビツト流の監視回路 - Google Patents
非符号化２進ビツト流の監視回路Info
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- JPS62136940A JPS62136940A JP61279925A JP27992586A JPS62136940A JP S62136940 A JPS62136940 A JP S62136940A JP 61279925 A JP61279925 A JP 61279925A JP 27992586 A JP27992586 A JP 27992586A JP S62136940 A JPS62136940 A JP S62136940A
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- output terminal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力端子及び出力端子を有し、エラスティック
ストアを経て搬送される非符号化２進ビット流がエラス
ティックストアの入力端子に供給される速度を、エラス
ティックストアの出力端子の非符号化２進ビット流の速
度とは相違させ、エラスティックストアはｎ個の記１．
α位置を具え、２進ビット流のｎビットは書込みレジス
タによってエラスティックストアに常時直列に書き込ま
れると共に読出しストアによって再び直列に読出され、
レジスタの１つをエラスティックストアの記憶の程六に
応じて、１ビット以上の期間に亘って停止するようにし
た監視回路に関するものである。
ストアを経て搬送される非符号化２進ビット流がエラス
ティックストアの入力端子に供給される速度を、エラス
ティックストアの出力端子の非符号化２進ビット流の速
度とは相違させ、エラスティックストアはｎ個の記１．
α位置を具え、２進ビット流のｎビットは書込みレジス
タによってエラスティックストアに常時直列に書き込ま
れると共に読出しストアによって再び直列に読出され、
レジスタの１つをエラスティックストアの記憶の程六に
応じて、１ビット以上の期間に亘って停止するようにし
た監視回路に関するものである。
ＰＣＭ多重伝送システムにおいてはその送受信端に設け
られたブロック変換器にエラスティックストアを設けて
いる。送信端ではエラスティックストアを、直列配置の
等化器、再生器及び２進出力信号を発生する復号器の後
段に設けている。従ってこの２進出力信号をエラスティ
ックストアの入力端子に供給する。エラスティックスト
アの２進出力信号は伝送システムのマルチプレクサに供
給する。受信端ではデマルチプレクサの２進出力信号を
エラスティックストアの入力端子に供給する。
られたブロック変換器にエラスティックストアを設けて
いる。送信端ではエラスティックストアを、直列配置の
等化器、再生器及び２進出力信号を発生する復号器の後
段に設けている。従ってこの２進出力信号をエラスティ
ックストアの入力端子に供給する。エラスティックスト
アの２進出力信号は伝送システムのマルチプレクサに供
給する。受信端ではデマルチプレクサの２進出力信号を
エラスティックストアの入力端子に供給する。
このエラスティックストアの出力信号を符号化器に供給
する。かかる従来の装置はフィリップステレコミュニケ
ーションズレビュー、第３８Ｌ 第１号、１９８０年１
月、第１１〜２２頁に記載されている。
する。かかる従来の装置はフィリップステレコミュニケ
ーションズレビュー、第３８Ｌ 第１号、１９８０年１
月、第１１〜２２頁に記載されている。
上述したＰＣＭ多重伝送システムでは周波数が互に僅か
に相違する多重化すべき２進ビット流を先ず最初共通の
高い速度で流すようにしている。この目的のためには、
これら２進ビット流の各々をそれ自体のクロック速度で
エラスティックストアに書込み、且つ共通の高い速度で
読出すようにしている。エラスティックストアが空にな
るのを防止するためにはこの読出しクロックパルスを時
として停止するようにする。この場合エラスティックス
トアの入り２進ビット流及び出２進ビット流間の時間関
係の変化を監視する必要はない。エラスティックストア
は、２進入力信号と２進出力信号とを比較することによ
り、゛エラスティックストアを経て搬送される際の２進
°ビブト流を監視しない。更に、エラスティックストア
の通過時２進ビット流は符号化されず、従って符号化規
則の妨害を監視して、ビット流の符号化により生ずる冗
長度を用いることはできない。
に相違する多重化すべき２進ビット流を先ず最初共通の
高い速度で流すようにしている。この目的のためには、
これら２進ビット流の各々をそれ自体のクロック速度で
エラスティックストアに書込み、且つ共通の高い速度で
読出すようにしている。エラスティックストアが空にな
るのを防止するためにはこの読出しクロックパルスを時
として停止するようにする。この場合エラスティックス
トアの入り２進ビット流及び出２進ビット流間の時間関
係の変化を監視する必要はない。エラスティックストア
は、２進入力信号と２進出力信号とを比較することによ
り、゛エラスティックストアを経て搬送される際の２進
°ビブト流を監視しない。更に、エラスティックストア
の通過時２進ビット流は符号化されず、従って符号化規
則の妨害を監視して、ビット流の符号化により生ずる冗
長度を用いることはできない。
本発明の目的はエラスティックストアを通過する非符号
化２進ビット流を監視する回路配置を提供せんとするに
ある。
化２進ビット流を監視する回路配置を提供せんとするに
ある。
本発明は入力端子及び出力端子を有し、エラスティック
ストアを経て搬送される非符号化２進ビット流がエラス
ティックストアの入力端子に供給される速度を、エラス
ティックストアの出力端子の非符号化２進ビット流の速
度とは相違させ、エラスティックストアはｎ個の記憶位
置を具え、２進ビット流のｎビットは書込みレジスタに
常時直列に書き込まれると共に再び直列に読出され、レ
ジスタの１つをエラスティックストアの記憶の程度に応
じて１ビット以上の期間に亘って停止するようにした監
視回路において、エラスティックストアの入力端子及び
出力端子を比較器のデータ入力端子に夫々接続し、メモ
リ位置を制御する書込みレジスタのクロック出力端子を
前記比較器の第１制御入力端子にも接続して、ｎビット
及び書込みレジスタが停止しているビット期間の数の和
より成る書込み時間窓を特定の繰返し比で開口し、書込
みレジスタの前記クロック出力端子に相当する読出しレ
ジスタのクロック出力端子を比較器の第２制御入力端子
に接続し、ｎビット及び読出しレジスタが停止している
ビット期間の数の和より成る読出し時間窓を所定の繰返
し比で開口し、前記比較器で前記読出し時間窓を前記書
込み時間窓と比較するようにしたことを特徴とする。
ストアを経て搬送される非符号化２進ビット流がエラス
ティックストアの入力端子に供給される速度を、エラス
ティックストアの出力端子の非符号化２進ビット流の速
度とは相違させ、エラスティックストアはｎ個の記憶位
置を具え、２進ビット流のｎビットは書込みレジスタに
常時直列に書き込まれると共に再び直列に読出され、レ
ジスタの１つをエラスティックストアの記憶の程度に応
じて１ビット以上の期間に亘って停止するようにした監
視回路において、エラスティックストアの入力端子及び
出力端子を比較器のデータ入力端子に夫々接続し、メモ
リ位置を制御する書込みレジスタのクロック出力端子を
前記比較器の第１制御入力端子にも接続して、ｎビット
及び書込みレジスタが停止しているビット期間の数の和
より成る書込み時間窓を特定の繰返し比で開口し、書込
みレジスタの前記クロック出力端子に相当する読出しレ
ジスタのクロック出力端子を比較器の第２制御入力端子
に接続し、ｎビット及び読出しレジスタが停止している
ビット期間の数の和より成る読出し時間窓を所定の繰返
し比で開口し、前記比較器で前記読出し時間窓を前記書
込み時間窓と比較するようにしたことを特徴とする。
図面につき本発明を説明する。
第１図に示す本発明監視回路では、エラスティックスト
アは１０個の記憶個所を有するメモリｌと、書込みカウ
ンタ２と、読出しカウンタ３とを具える。データ入力信
号は入力端子５に供給し、データ出力信号は出力端子１
９から取出す。書込みカンウタ２のクロック入力端子４
には例えば１３９２６４ｋｌｌｚの周波数の書込みクロ
ックパルスを供給する。
アは１０個の記憶個所を有するメモリｌと、書込みカウ
ンタ２と、読出しカウンタ３とを具える。データ入力信
号は入力端子５に供給し、データ出力信号は出力端子１
９から取出す。書込みカンウタ２のクロック入力端子４
には例えば１３９２６４ｋｌｌｚの周波数の書込みクロ
ックパルスを供給する。
読出しカウンタ３のクロック入力端子６には例えば１４
１２４８ｋＨｚの周波数の読出しクロックパルスを供給
する。書込みカウンタ２のクロック出力端子２０〜２９
を夫々エラスティックストア１の任意の記１、α個所の
クロック入力端子に接続する。エラスティックストア１
の記憶個所のデータ出力端子を読出しゲート７〜１６の
任意のゲートのデータ入力端子に夫々接続する。読出し
ゲート７〜１６のデータ出力端子を相互接続してエラス
ティックストア１のデータ出力端子１９に接続する。又
、エラスティックストア１のデータ入力端子を相互接続
してデータ入力端子５に接続する。データ入力端子５を
比較回路１７の第１信号入力端子４０に接続し、この比
較回路１７の第２信号入力端子４１をデータ出力端子１
９に接続する。書込みカウンタ２のクロック出力端子２
０を比較回路１７の第１制御パルス入力端子４２に接続
し、比較回路１７の第２制御パルス入力端子４３を読出
しカウンタ３のクロック出力端子３０に接続する。書込
みカウンタ２のクロック出力端子２９を比較回路１７の
第３制御パルス入力端子４４に接続する。
１２４８ｋＨｚの周波数の読出しクロックパルスを供給
する。書込みカウンタ２のクロック出力端子２０〜２９
を夫々エラスティックストア１の任意の記１、α個所の
クロック入力端子に接続する。エラスティックストア１
の記憶個所のデータ出力端子を読出しゲート７〜１６の
任意のゲートのデータ入力端子に夫々接続する。読出し
ゲート７〜１６のデータ出力端子を相互接続してエラス
ティックストア１のデータ出力端子１９に接続する。又
、エラスティックストア１のデータ入力端子を相互接続
してデータ入力端子５に接続する。データ入力端子５を
比較回路１７の第１信号入力端子４０に接続し、この比
較回路１７の第２信号入力端子４１をデータ出力端子１
９に接続する。書込みカウンタ２のクロック出力端子２
０を比較回路１７の第１制御パルス入力端子４２に接続
し、比較回路１７の第２制御パルス入力端子４３を読出
しカウンタ３のクロック出力端子３０に接続する。書込
みカウンタ２のクロック出力端子２９を比較回路１７の
第３制御パルス入力端子４４に接続する。
第１図に示す回路の作動を第２図のタイムシーケンスダ
イアグラムを参照して説明する。第２ａ図はデータ入力
端子５に供給される到来２進ビット流を示し、第２ｒ図
はデータ出力端子１９から送出される２進ビット流を示
す。書込みカウンタ２の入力端子４には書込みクロック
パルスを供給する。
イアグラムを参照して説明する。第２ａ図はデータ入力
端子５に供給される到来２進ビット流を示し、第２ｒ図
はデータ出力端子１９から送出される２進ビット流を示
す。書込みカウンタ２の入力端子４には書込みクロック
パルスを供給する。
この書込みクロックパルスのパルス繰返し比を例えば１
３９２６４ｋＨｚとする。各クロック出力端子２０〜２
９には第２ｂ図に示す形状のクロックパルス、即ち１デ
一タビット周期に等しい時間周期に亘ってクロック出力
端子２０からクロック出力端子２９に向かう方向に各々
がシフトされるクロックパルスを発生する。クロック出
力端子２０〜２９に存在するこれらクロックパルスを用
いてＩＯデータビットより成るパッケージの各々をエラ
スティックストア１の記憶位置に常時書込む。即ち、例
えば、第２ｂ図の時間間隔Ｔ、〜Ｔ４に第２ａ図に示す
ような関連するＩＯデータビットを書込む。例えばクロ
ック出力端子２０に存在するクロックパルスによって、
時間間隔Ｔ１から第１のデータビット即ち論理値Ｉをエ
ラスティックストア１の関連する位置に導入する。次い
でクロック出力端子２１に存在するクロックパルスによ
って時間間隔Ｔ、から第２のデータビット即ち論理値ｌ
をエラスティックストアｌの関連する位はに導入し、か
かる動作を繰返す。最後にクロック出力端子２９に存在
するクロックパルスによって第１Ｏ番目のデータビット
即ち論理値０をエラスティックストアｌの関連する位置
に導入する。
３９２６４ｋＨｚとする。各クロック出力端子２０〜２
９には第２ｂ図に示す形状のクロックパルス、即ち１デ
一タビット周期に等しい時間周期に亘ってクロック出力
端子２０からクロック出力端子２９に向かう方向に各々
がシフトされるクロックパルスを発生する。クロック出
力端子２０〜２９に存在するこれらクロックパルスを用
いてＩＯデータビットより成るパッケージの各々をエラ
スティックストア１の記憶位置に常時書込む。即ち、例
えば、第２ｂ図の時間間隔Ｔ、〜Ｔ４に第２ａ図に示す
ような関連するＩＯデータビットを書込む。例えばクロ
ック出力端子２０に存在するクロックパルスによって、
時間間隔Ｔ１から第１のデータビット即ち論理値Ｉをエ
ラスティックストア１の関連する位置に導入する。次い
でクロック出力端子２１に存在するクロックパルスによ
って時間間隔Ｔ、から第２のデータビット即ち論理値ｌ
をエラスティックストアｌの関連する位はに導入し、か
かる動作を繰返す。最後にクロック出力端子２９に存在
するクロックパルスによって第１Ｏ番目のデータビット
即ち論理値０をエラスティックストアｌの関連する位置
に導入する。
読出しカウンタ３のタロツク入力端子６には読出しクロ
ックパルスを供給する。これらパルスのパルス繰返し比
を例えば１４１．２４８ｋｌｌｚとする。各クロック出
力端子３０〜３９には第２Ｃ図に示す形状のクロックパ
ルス、即ち１デ一クビット周期に等しい時間間隔に亘っ
てクロック出力端子３０からクロック出力端子３９に向
かう方向に各々がシフトされるクロックパルスを発生す
る。エラスティックストア１の読出し比をその書込み比
よりも高くするため、読出しカウンタ３のクロック入力
端子６の読出しクロックパルスは１個以上のデータビッ
ト中時として停止してエラスティックストア１が空にな
るのを防止する。かかる状態を第２図の時間間隔Ｔに読
出しクロックパルスがＡＴ＝３個のデータビットの時間
周期に亘って停止する状態で示す。
ックパルスを供給する。これらパルスのパルス繰返し比
を例えば１４１．２４８ｋｌｌｚとする。各クロック出
力端子３０〜３９には第２Ｃ図に示す形状のクロックパ
ルス、即ち１デ一クビット周期に等しい時間間隔に亘っ
てクロック出力端子３０からクロック出力端子３９に向
かう方向に各々がシフトされるクロックパルスを発生す
る。エラスティックストア１の読出し比をその書込み比
よりも高くするため、読出しカウンタ３のクロック入力
端子６の読出しクロックパルスは１個以上のデータビッ
ト中時として停止してエラスティックストア１が空にな
るのを防止する。かかる状態を第２図の時間間隔Ｔに読
出しクロックパルスがＡＴ＝３個のデータビットの時間
周期に亘って停止する状態で示す。
クロック出力端子３０〜３９で得られるクロックパルス
によってエラスティックストアＩの１０個の記憶位置を
読出す。即ちクロック出力端子３０で得られるクロック
パルスによってエラスティックストア１の関連する位置
に記憶された論理値１を読出しゲート１６を経て読出す
。次いでクロック出力端子３１で得られるクロックパル
スによってエラスティックストアｌの関連する位置に記
憶された論理値１を読出しゲート１５を経て読出し、以
下同様の動作を繰返す。最後にクロック出力端子３９で
得られるクロックパルスによってエラスティックストア
１の関連する位置に記憶された論理値０を読出しゲート
７を経て読出す。
によってエラスティックストアＩの１０個の記憶位置を
読出す。即ちクロック出力端子３０で得られるクロック
パルスによってエラスティックストア１の関連する位置
に記憶された論理値１を読出しゲート１６を経て読出す
。次いでクロック出力端子３１で得られるクロックパル
スによってエラスティックストアｌの関連する位置に記
憶された論理値１を読出しゲート１５を経て読出し、以
下同様の動作を繰返す。最後にクロック出力端子３９で
得られるクロックパルスによってエラスティックストア
１の関連する位置に記憶された論理値０を読出しゲート
７を経て読出す。
これがため、第２ａ及び２ｂ図に示すように時間間隔Ｔ
１でデータパッケージ１１００１１１１００をエラステ
ィックストア１に導入する。第２０及び２ｒ図に示すよ
うｊ二時間［１旧宥Ｔてはこのデータパッケージを再び
読出す。従ってデータ出力端子１９にはデータパッケー
ジ１１０００００１１１１００が現れるようになる。こ
のパッケージでは３個の余分な論理値零が追加されたこ
とになる。その理由は、エラスティックストア１に対す
る事前の対策が行われないため、３個のデータビットに
等しい時間間隔に亘って読取りクロツタパルスが停止す
るからである。システムが更に下降する場合には、これ
ら３個の論理値零の代わりに管理ビットを追加すること
ができる。
１でデータパッケージ１１００１１１１００をエラステ
ィックストア１に導入する。第２０及び２ｒ図に示すよ
うｊ二時間［１旧宥Ｔてはこのデータパッケージを再び
読出す。従ってデータ出力端子１９にはデータパッケー
ジ１１０００００１１１１００が現れるようになる。こ
のパッケージでは３個の余分な論理値零が追加されたこ
とになる。その理由は、エラスティックストア１に対す
る事前の対策が行われないため、３個のデータビットに
等しい時間間隔に亘って読取りクロツタパルスが停止す
るからである。システムが更に下降する場合には、これ
ら３個の論理値零の代わりに管理ビットを追加すること
ができる。
エラスティックストア１の第１記憶位置を制御する書込
みカウンタ２のクロック出力端子２０で得られるクロッ
クパルスを用いて第２ｄ図に示すように書込み時間窓Ｉ
（１）を開閉する。この開閉は成る繰返し比で行う。上
述した例では書込み時間窓■（１〉 を４０ビットより
成る繰返し比で１０ビットの長さとする。エラスティッ
クストア１の第１記憶位置を制御する読出しカウンタ３
のクロック出力端子３０で得られるクロックパルスによ
って第２ｅ図に示すように読出し時間窓０（１）を開閉
する。この開閉は書込み時間窓！（１）の場合と同喋の
繰返し比で行う。上述した例では読出し時間窓０（１）
を、４０ビットより成る繰返し比で１３ビットの長さと
する。次いで例えば縁部の数即ち奇偶性に関し、書込み
時間窓１（１）を読取り時間窓０（１）と比較する。従
来例では奇偶性のみの比較は不可能であった。その理由
は読出しクロックパルスが無駄となる時間周期中最終ビ
ットが保持されるからである。上述した場合にはこの最
終ビットは奇偶性に悪影響を与えない論理値０となる。
みカウンタ２のクロック出力端子２０で得られるクロッ
クパルスを用いて第２ｄ図に示すように書込み時間窓Ｉ
（１）を開閉する。この開閉は成る繰返し比で行う。上
述した例では書込み時間窓■（１〉 を４０ビットより
成る繰返し比で１０ビットの長さとする。エラスティッ
クストア１の第１記憶位置を制御する読出しカウンタ３
のクロック出力端子３０で得られるクロックパルスによ
って第２ｅ図に示すように読出し時間窓０（１）を開閉
する。この開閉は書込み時間窓！（１）の場合と同喋の
繰返し比で行う。上述した例では読出し時間窓０（１）
を、４０ビットより成る繰返し比で１３ビットの長さと
する。次いで例えば縁部の数即ち奇偶性に関し、書込み
時間窓１（１）を読取り時間窓０（１）と比較する。従
来例では奇偶性のみの比較は不可能であった。その理由
は読出しクロックパルスが無駄となる時間周期中最終ビ
ットが保持されるからである。上述した場合にはこの最
終ビットは奇偶性に悪影響を与えない論理値０となる。
しかし、この最終ビットを１とする場合には３個の追加
のビットも１となり従って奇偶性は実際上変化する。し
かし、これらビットを、奇偶性の比較により常時論理値
０とすることができる。しかし、この場合には時間ＡＴ
＝３ビット位置に亘って読出しカンラフ３が停止するた
め、読出し時間窓は書込み時間窓よりも３ビット位置長
くなる。このＡＴ停止期間中データ出力端子１９は、読
出しカウンタ３が停止した直前に到達したレベルの論理
値を保持する。これがためこの時間ＡＴ中出力信号には
何等余分の１′号部を加える必要はない。
のビットも１となり従って奇偶性は実際上変化する。し
かし、これらビットを、奇偶性の比較により常時論理値
０とすることができる。しかし、この場合には時間ＡＴ
＝３ビット位置に亘って読出しカンラフ３が停止するた
め、読出し時間窓は書込み時間窓よりも３ビット位置長
くなる。このＡＴ停止期間中データ出力端子１９は、読
出しカウンタ３が停止した直前に到達したレベルの論理
値を保持する。これがためこの時間ＡＴ中出力信号には
何等余分の１′号部を加える必要はない。
第３図は第１図の比較器１７の回路配置を示す。
この比較器１７はＤ−フリップフロップ５０．５１．６
０及び６１と、Ｒ３−フリップフロップ５４及び５７と
、ゲー）５２．５５．５６．５ｇ、 ５９．６２及び６
３とを具え、これら回路零子を図面に示すように接続配
置する。しかし、Ｄ−フリップフロップは、これがセッ
トされると、Ｄ入力端子に論理値０が得られ、且つクロ
ック入力端子ＣＬにタロツクパルスを供給する際、Ｑ＝
１となり、フリップフロップがリセットされると、その
Ｄ入力端子に論理値１が得られ且つクロック人カク１Ｍ
子ＣＬにクロックパルスを供給する際Ｑ＝Ｏとなる特性
を有する。従って両フリップフロップ５０及び５１を相
互接続して４分の１分周器を形成し得るようにする。こ
れがため、書込みカウンタ２のクロック出力端子２０に
得られるクロックパルスを比較器の入力端子４２に供給
すると４つのフェーズ状態を得ることができる。即ち、
第２ｂ図に示すように第１のフェーズ状態Ｔ１ではＱ
（５０） ＝Ｑ（５１）＝Ｏ１Ｏ２Ｏ３ェーズ状態Ｔ２
ではＱ （５０） ＝１、Ｑ（５１）−〇、第３のフェ
ーズ状態Ｔ３ではＱ（５０） ＝ Ｑ （５１） −１
、及び第４のフェーズ状態Ｔ４ではＱ（５０） ＝ ０
、Ｑ（５１）＝１が夫々得られる。パルスＱ （５０）
及びＱ（５１）をＯＲゲート５８の入力端子に供給する
。ＯＲゲート５８の出力端子６６をＤフリップフロップ
６０のイネーブル入力端子に接続する。このイネーブル
入力端子に供給されるパルス信号が低レベル（−〇）と
なって初めて、人力データ信号はライン４０を経てＤフ
リップフロップ６０に転送される。しかし、この状態は
第１フエーズ状態Ｔ１中にのみ発生する。その他のフェ
ーズ状態Ｔ２． Ｔ３及びＴ４ではゲート５８の出力端
子６６に得られる論理信号は高レベル（＝１）となり、
従って人力データ信号は阻止される。第１のフェーズ状
ＦｍＴ ＋ではＤフリップフロップ６０は人力データ信
号の各立下がり縁に応答して状態変化する。従ってこの
フェーズ状態の終りにはＤフリップフロップ６０のＱ出
力は、第１フェーズ状態中人力データ信号の立下り縁の
数に応じて１又は０の論理値をとるようになる。
０及び６１と、Ｒ３−フリップフロップ５４及び５７と
、ゲー）５２．５５．５６．５ｇ、 ５９．６２及び６
３とを具え、これら回路零子を図面に示すように接続配
置する。しかし、Ｄ−フリップフロップは、これがセッ
トされると、Ｄ入力端子に論理値０が得られ、且つクロ
ック入力端子ＣＬにタロツクパルスを供給する際、Ｑ＝
１となり、フリップフロップがリセットされると、その
Ｄ入力端子に論理値１が得られ且つクロック人カク１Ｍ
子ＣＬにクロックパルスを供給する際Ｑ＝Ｏとなる特性
を有する。従って両フリップフロップ５０及び５１を相
互接続して４分の１分周器を形成し得るようにする。こ
れがため、書込みカウンタ２のクロック出力端子２０に
得られるクロックパルスを比較器の入力端子４２に供給
すると４つのフェーズ状態を得ることができる。即ち、
第２ｂ図に示すように第１のフェーズ状態Ｔ１ではＱ
（５０） ＝Ｑ（５１）＝Ｏ１Ｏ２Ｏ３ェーズ状態Ｔ２
ではＱ （５０） ＝１、Ｑ（５１）−〇、第３のフェ
ーズ状態Ｔ３ではＱ（５０） ＝ Ｑ （５１） −１
、及び第４のフェーズ状態Ｔ４ではＱ（５０） ＝ ０
、Ｑ（５１）＝１が夫々得られる。パルスＱ （５０）
及びＱ（５１）をＯＲゲート５８の入力端子に供給する
。ＯＲゲート５８の出力端子６６をＤフリップフロップ
６０のイネーブル入力端子に接続する。このイネーブル
入力端子に供給されるパルス信号が低レベル（−〇）と
なって初めて、人力データ信号はライン４０を経てＤフ
リップフロップ６０に転送される。しかし、この状態は
第１フエーズ状態Ｔ１中にのみ発生する。その他のフェ
ーズ状態Ｔ２． Ｔ３及びＴ４ではゲート５８の出力端
子６６に得られる論理信号は高レベル（＝１）となり、
従って人力データ信号は阻止される。第１のフェーズ状
ＦｍＴ ＋ではＤフリップフロップ６０は人力データ信
号の各立下がり縁に応答して状態変化する。従ってこの
フェーズ状態の終りにはＤフリップフロップ６０のＱ出
力は、第１フェーズ状態中人力データ信号の立下り縁の
数に応じて１又は０の論理値をとるようになる。
２個のＮＯＲゲート５５及び５６と組合せたフリップフ
ロップ５７によって通常クロック動作ＲＳフリップフロ
ップと弥される論理回路を形成する。ＮＯＲゲート５２
の２つの入力端子には入力データ時間窓■（１）の第１
フエーズ状態Ｔ１の期間に亘り２個の論理０パルスが供
給される。これがため、このフェーズ状態中のみフリッ
プフロップ５４のセット入力端子Ｓに論理１信号が発生
し、この信号をフリップフロップ５４のリセット入力端
子Ｒに供給すると共にゲート５５の入力端子にも供給す
る。比較器１７の入力端子ｌ１３に供給される第１のク
ロックパルスによってフッリプフロップ５７をセットす
る。従ってフリップフロップ５７のＱ出力端子には、フ
リップフロップ６１のイネーブル入力端子６８に供給す
べき論理０信号が発生する。これがため、出力データ時
間窓が開口され、出力データ信号がライン４１を経てフ
リップフロップ６１に転送される。人力データ時間窓が
終了すると、フリップフロップ５４のセット入力端子Ｓ
に論理０信号が現われる。従ってフリップフロップ５４
のリセット入力端子Ｒに論理Ｉ Ｌ３号かえられる。こ
れがためフリップフロップ５４がリセットされるように
なる。このフリップフロップ５４の出力端子Ｑの論理０
信号をゲート５６の人ノｊ端子に供給する。ライン４３
を経てゲート５６に供給される第２クロツクパルスによ
ってフリップフロップ５７をリセットする。これがため
出力データ時間窓０（１）が閉成され、フリップフロッ
プ６１に：ま何隻出力データは転送されなくなる。出力
データ時間窓が開口されると、フリップフロップ６１は
出力データ信号の各立下り縁に応答して状態変化する。
ロップ５７によって通常クロック動作ＲＳフリップフロ
ップと弥される論理回路を形成する。ＮＯＲゲート５２
の２つの入力端子には入力データ時間窓■（１）の第１
フエーズ状態Ｔ１の期間に亘り２個の論理０パルスが供
給される。これがため、このフェーズ状態中のみフリッ
プフロップ５４のセット入力端子Ｓに論理１信号が発生
し、この信号をフリップフロップ５４のリセット入力端
子Ｒに供給すると共にゲート５５の入力端子にも供給す
る。比較器１７の入力端子ｌ１３に供給される第１のク
ロックパルスによってフッリプフロップ５７をセットす
る。従ってフリップフロップ５７のＱ出力端子には、フ
リップフロップ６１のイネーブル入力端子６８に供給す
べき論理０信号が発生する。これがため、出力データ時
間窓が開口され、出力データ信号がライン４１を経てフ
リップフロップ６１に転送される。人力データ時間窓が
終了すると、フリップフロップ５４のセット入力端子Ｓ
に論理０信号が現われる。従ってフリップフロップ５４
のリセット入力端子Ｒに論理Ｉ Ｌ３号かえられる。こ
れがためフリップフロップ５４がリセットされるように
なる。このフリップフロップ５４の出力端子Ｑの論理０
信号をゲート５６の人ノｊ端子に供給する。ライン４３
を経てゲート５６に供給される第２クロツクパルスによ
ってフリップフロップ５７をリセットする。これがため
出力データ時間窓０（１）が閉成され、フリップフロッ
プ６１に：ま何隻出力データは転送されなくなる。出力
データ時間窓が開口されると、フリップフロップ６１は
出力データ信号の各立下り縁に応答して状態変化する。
出力データ時間窓０（１）が閉成されると、フリップフ
ロップ６１のＱ出力は、出力データ時間窓の立下り縁の
数に応じてｌ又は０の論理値となる。
ロップ６１のＱ出力は、出力データ時間窓の立下り縁の
数に応じてｌ又は０の論理値となる。
２個のフリップフロップ６０及び６１のＱ及びＱ出力端
子を排他的ＯＲゲート６２の入力端子７４〜７７に夫々
接続する。かかる構成を第４図に示す。このゲートの入
力端子７４及び７７をＡＮＤゲート７０の入力端子に夫
々接続する。又、このゲートの入力端子７５及び７６を
へＮＤゲー）７１の入力端子に夫々接続する。
子を排他的ＯＲゲート６２の入力端子７４〜７７に夫々
接続する。かかる構成を第４図に示す。このゲートの入
力端子７４及び７７をＡＮＤゲート７０の入力端子に夫
々接続する。又、このゲートの入力端子７５及び７６を
へＮＤゲー）７１の入力端子に夫々接続する。
両ゲート７０及び７１の出力端子をＮＯＲゲート７２の
入ノＪ端子に夫々接続する。２つのデータ時間窓Ｉ（１
）及び０（１）の閉成により出力端子Ｑ及びＱの論理信
号の値が異なる場合にはゲート６２の出力端子７８に、
ゲート６３のイネーブル入力端子に供給すべき論理０信
号が現われる。第３のフェーズ状態Ｔ３ではＱ（５０）
＝ Ｑ （５１） ＝ ０となる。これらの信号をゲ
ート６３のイネーブル入力端子に夫々供給する。
入ノＪ端子に夫々接続する。２つのデータ時間窓Ｉ（１
）及び０（１）の閉成により出力端子Ｑ及びＱの論理信
号の値が異なる場合にはゲート６２の出力端子７８に、
ゲート６３のイネーブル入力端子に供給すべき論理０信
号が現われる。第３のフェーズ状態Ｔ３ではＱ（５０）
＝ Ｑ （５１） ＝ ０となる。これらの信号をゲ
ート６３のイネーブル入力端子に夫々供給する。
書込みカウンタ２のクロック出力端子２９にクロックパ
ルスが現われると、このパルスはライン４４を経てゲー
ト６３の信号入力端子に供給される。前述した第３のフ
ェーズ状態Ｔ３ではこのクロックパルスはゲート６３の
出ノ）Ｑ子１８に現われるようになる。
ルスが現われると、このパルスはライン４４を経てゲー
ト６３の信号入力端子に供給される。前述した第３のフ
ェーズ状態Ｔ３ではこのクロックパルスはゲート６３の
出ノ）Ｑ子１８に現われるようになる。
このパルスによって緊急回路を作動させることができる
。第４のフェーズ状態Ｔ４ではＱ （５０） ＝ ０及
びＱ（５１）＝０となる。これら信号をゲート５９のイ
ネーブル入力端子に夫々供給する。しかし、書込みカン
ウタ２のクロック出力端子２６にクロックパルスが現わ
れると、このパルスはライン６４を経てゲート５９の信
号入力端子にも供給されるようになる。上述した第！１
のフェーズ状態Ｔ４ではこのクロックパルスをゲート５
９の出力端子に供給する。このクロックパルスを用いて
、２個のフリップフロップ６０及び６１をリセットし、
上述した４つのフェーズ状態の新たなサイクルを開始し
得るようにする。
。第４のフェーズ状態Ｔ４ではＱ （５０） ＝ ０及
びＱ（５１）＝０となる。これら信号をゲート５９のイ
ネーブル入力端子に夫々供給する。しかし、書込みカン
ウタ２のクロック出力端子２６にクロックパルスが現わ
れると、このパルスはライン６４を経てゲート５９の信
号入力端子にも供給されるようになる。上述した第！１
のフェーズ状態Ｔ４ではこのクロックパルスをゲート５
９の出力端子に供給する。このクロックパルスを用いて
、２個のフリップフロップ６０及び６１をリセットし、
上述した４つのフェーズ状態の新たなサイクルを開始し
得るようにする。
はぼ１ビットの回路の固定遅延時間を除去するためには
読出しカウンタ３のクロック出力端子３１に生ずるクロ
ックパルスによって出力データ時間窓を開閉し得るよう
にする。かかる状態を第１図に点線で示す。この場合に
は比較器１７の入力端子、・１３をこのクロック出力端
子３１に接続する。
読出しカウンタ３のクロック出力端子３１に生ずるクロ
ックパルスによって出力データ時間窓を開閉し得るよう
にする。かかる状態を第１図に点線で示す。この場合に
は比較器１７の入力端子、・１３をこのクロック出力端
子３１に接続する。
第１図は本発明監視回路のｈが成を示す接続配置図、
第２図は第１図の回路の作動を示す時間波形図、第３図
は第１図の回路の１部分を詳細に示す接続配置図、 第４図は第３図の回路の１部分である排他的ＯＲゲート
の構成を示す接続配置図である。 １・・・エラスティックストア ２・・・書込みカウンタ ３・・・読出しカウンタ ４・・・クロック入力端子（２） ５・・・データ入力端子 ６・・・クロック入力端子（３） ７〜１６・・・読出しゲート １７・・・比較回路 １８・・・出力端子（６３
）１９・・・データ出力端子 ２０〜２９・・・クロック出力端子（２）３０〜３９・
・・クロック出力端子（３）４０・・・第１信号入力端
子（１７） ４１・・・第２信号入力端子（１７） ４２・・・第１制御パルス入力端子（１７）４３・・・
第２制御パルス入力端子（１７）４４・・・第３制御パ
ルス入力端子（１７）５０、５１．６０．６１・・・Ｄ
フリップフロップ５２、５５．５６．５８．５９．６２
．６３・・・ゲート５４、５７・・・Ｒ３フリップフロ
ップ６６・・・出力端子（５８） ７０、７１ ・・・へＮＯゲート ７２・・・ＮＯＲゲート ７４〜７７・・・入力端子（６２） ７８・・・出力端子（６２） 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
は第１図の回路の１部分を詳細に示す接続配置図、 第４図は第３図の回路の１部分である排他的ＯＲゲート
の構成を示す接続配置図である。 １・・・エラスティックストア ２・・・書込みカウンタ ３・・・読出しカウンタ ４・・・クロック入力端子（２） ５・・・データ入力端子 ６・・・クロック入力端子（３） ７〜１６・・・読出しゲート １７・・・比較回路 １８・・・出力端子（６３
）１９・・・データ出力端子 ２０〜２９・・・クロック出力端子（２）３０〜３９・
・・クロック出力端子（３）４０・・・第１信号入力端
子（１７） ４１・・・第２信号入力端子（１７） ４２・・・第１制御パルス入力端子（１７）４３・・・
第２制御パルス入力端子（１７）４４・・・第３制御パ
ルス入力端子（１７）５０、５１．６０．６１・・・Ｄ
フリップフロップ５２、５５．５６．５８．５９．６２
．６３・・・ゲート５４、５７・・・Ｒ３フリップフロ
ップ６６・・・出力端子（５８） ７０、７１ ・・・へＮＯゲート ７２・・・ＮＯＲゲート ７４〜７７・・・入力端子（６２） ７８・・・出力端子（６２） 特許出願人 エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン
Claims (1)
- 【特許請求の範囲】 １、入力端子及び出力端子を有し、エラスティックスト
アを経て搬送される非符号化２進ビット流がエラスティ
ックストアの入力端子に供給される速度を、エラスティ
ックストアの出力端子の非符号化２進ビット流の速度と
は相違させ、エラスティックストアはｎ個の記憶位置を
具え、２進ビット流のｎビットは書込みレジスタに常時
直列に書き込まれると共に再び直列に読出され、レジス
タの１つをエラスティックストアの記憶の程度に応じて
１ビット以上の期間に亘って停止するようにした監視回
路において、エラスティックストアの入力端子及び出力
端子を比較器のデータ入力端子に夫々接続し、メモリ位
置を制御する書込みレジスタのクロック出力端子を前記
比較器の第１制御入力端子にも接続して、ｎビット及び
書込みレジスタが停止しているビット期間の数の和より
成る書込み時間窓を特定の繰返し比で開口し、書込みレ
ジスタの前記クロック出力端子に相当する読出しレジス
タのクロック出力端子を比較器の第２制御入力端子に接
続し、ｎビット及び読出しレジスタが停止しているビッ
ト期間の数の和より成る読出し時間窓を所定の繰返し比
で開口し、前記比較器で前記読出し時間窓を前記書込み
時間窓と比較するようにしたことを特徴とする非符号化
２進ビット流の監視回路。 ２、読出し時間窓の縁部の数を書込み時間窓の縁部の数
と比較するようにしたことを特徴とする特許請求の範囲
第１項に記載の非符号化２進ビット流の監視回路。 ３、読出し時間窓の奇偶性を書込み時間窓の奇偶性と比
較するようにしたことを特徴とする特許請求の範囲第１
項に記載の非符号化２進ビット流の監視回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8503250A NL8503250A (nl) | 1985-11-26 | 1985-11-26 | Bewakingsschakeling voor een niet-gecodeerde binaire bitstroom. |
| NL8503250 | 1985-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136940A true JPS62136940A (ja) | 1987-06-19 |
| JPH0710063B2 JPH0710063B2 (ja) | 1995-02-01 |
Family
ID=19846919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279925A Expired - Lifetime JPH0710063B2 (ja) | 1985-11-26 | 1986-11-26 | 非符号化２進ビツト流の監視回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4860293A (ja) |
| EP (1) | EP0227145B1 (ja) |
| JP (1) | JPH0710063B2 (ja) |
| DE (1) | DE3677355D1 (ja) |
| NL (1) | NL8503250A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878219A (en) * | 1988-04-28 | 1989-10-31 | Digital Equipment Corporation | Method and apparatus for nodes in network to avoid shrinkage of an interframe gap |
| DE3843372C2 (de) * | 1988-12-23 | 1997-03-27 | Bosch Gmbh Robert | Verfahren und Schaltungsanordnung zur Taktanpassung in der digitalen Nachrichtentechnik |
| US5274647A (en) * | 1989-02-13 | 1993-12-28 | Kabushiki Kaisha Toshiba | Elastic buffer with error detection using a hamming distance circuit |
| US5200960A (en) * | 1990-09-21 | 1993-04-06 | Xerox Corporation | Streaming tape diagnostic |
| SE515563C2 (sv) * | 1995-01-11 | 2001-08-27 | Ericsson Telefon Ab L M | Dataöverföringssystem |
| US5835503A (en) * | 1996-03-28 | 1998-11-10 | Cypress Semiconductor Corp. | Method and apparatus for serially programming a programmable logic device |
| US5805794A (en) * | 1996-03-28 | 1998-09-08 | Cypress Semiconductor Corp. | CPLD serial programming with extra read register |
| US5815510A (en) * | 1996-03-28 | 1998-09-29 | Cypress Semiconductor Corp. | Serial programming of instruction codes in different numbers of clock cycles |
| US5768288A (en) * | 1996-03-28 | 1998-06-16 | Cypress Semiconductor Corp. | Method and apparatus for programming a programmable logic device having verify logic for comparing verify data read from a memory location with program data |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3134091A (en) * | 1957-07-02 | 1964-05-19 | Ibm | Means to read out less than all bits in a register |
| DE1549053B2 (de) * | 1967-10-13 | 1970-11-05 | Siemens AG, 1000 Berlin u. 8000 München | Schaltungsanordnung zur Überwachung von Einschreibvorgängen bei Speichern |
| ES444381A1 (es) * | 1975-01-16 | 1977-12-16 | Standard Electrica Sa | Un circuito almacenador de canal de datos digitales para transmision y recepcion. |
| US4314355A (en) * | 1977-05-18 | 1982-02-02 | Martin Marietta Corporation | Apparatus and method for receiving digital data at a first rate and outputting the data at a different rate |
| US4175287A (en) * | 1978-01-23 | 1979-11-20 | Rockwell International Corporation | Elastic store slip control circuit apparatus and method for preventing overlapping sequential read and write operations |
| US4193123A (en) * | 1978-03-20 | 1980-03-11 | Bell Telephone Laboratories, Incorporated | Fault detection in data rate conversion systems using a first-in, first-out buffer |
| DE3213345C2 (de) * | 1982-04-08 | 1984-11-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Datenübertragungseinrichtung zwischen zwei asynchron gesteuerten Datenverarbeitungssystemen |
| US4580279A (en) * | 1984-04-16 | 1986-04-01 | At&T Bell Laboratories | Elastic store slip control and maintenance circuit |
| JPS61109155A (ja) * | 1984-11-01 | 1986-05-27 | Mitsubishi Electric Corp | パリテイ検出回路 |
-
1985
- 1985-11-26 NL NL8503250A patent/NL8503250A/nl not_active Application Discontinuation
-
1986
- 1986-11-03 US US06/926,476 patent/US4860293A/en not_active Expired - Fee Related
- 1986-11-24 DE DE8686202085T patent/DE3677355D1/de not_active Expired - Lifetime
- 1986-11-24 EP EP86202085A patent/EP0227145B1/en not_active Expired
- 1986-11-26 JP JP61279925A patent/JPH0710063B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0710063B2 (ja) | 1995-02-01 |
| EP0227145B1 (en) | 1991-01-30 |
| NL8503250A (nl) | 1987-06-16 |
| US4860293A (en) | 1989-08-22 |
| EP0227145A1 (en) | 1987-07-01 |
| DE3677355D1 (de) | 1991-03-07 |
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