JPS62115882A - ジヨセフソン接合素子の製造方法 - Google Patents
ジヨセフソン接合素子の製造方法Info
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- JPS62115882A JPS62115882A JP60255092A JP25509285A JPS62115882A JP S62115882 A JPS62115882 A JP S62115882A JP 60255092 A JP60255092 A JP 60255092A JP 25509285 A JP25509285 A JP 25509285A JP S62115882 A JPS62115882 A JP S62115882A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
反応性イオンエツチングを用いてジョセフソン接合素子
からなる回路を形成する際に素子の汚染を防(ために回
路の外側にダミー電極を形成する方法。
からなる回路を形成する際に素子の汚染を防(ために回
路の外側にダミー電極を形成する方法。
本発明は反応性イオンエツチングでジョセフソン接合素
子を形成する際に素子を汚染より防ぐ製造方法に関する
。
子を形成する際に素子を汚染より防ぐ製造方法に関する
。
ジョセフソン接合素子(以下略してジョセフソン素子)
は超伝導現象を利用した素子であり、消費電力が1ゲー
ト当たり1μW程度と半導体素子に較べて3〜4桁も少
なく、またスイッチング時間は1ops程度であり、ト
ランジスタに較べて一桁以上も短いのを利用して高速電
算機への利用が進められている。
は超伝導現象を利用した素子であり、消費電力が1ゲー
ト当たり1μW程度と半導体素子に較べて3〜4桁も少
なく、またスイッチング時間は1ops程度であり、ト
ランジスタに較べて一桁以上も短いのを利用して高速電
算機への利用が進められている。
そして具体的にジョセフソン素子を用いて各種のデバイ
スが実用化されている。
スが実用化されている。
例えば超伝導量子干渉素子がこれであり、2個或いは3
個のジョセフソン接合をインダクタンスブリッジによっ
て並列接続した構成をとる。
個のジョセフソン接合をインダクタンスブリッジによっ
て並列接続した構成をとる。
ここで、これらのデバイスはシリコン(Si)等の半導
体基板(ウェハ)上に形成されているが、各種の半導体
デバイスと同様に数多くのデバイスが同時にパターン形
成されて製造されている。
体基板(ウェハ)上に形成されているが、各種の半導体
デバイスと同様に数多くのデバイスが同時にパターン形
成されて製造されている。
本発明は写真食刻法(ホトリソグラフィ)によりジョセ
フソン素子をパターン形成する際の汚染防止法に関する
ものである。
フソン素子をパターン形成する際の汚染防止法に関する
ものである。
ジョセフソン素子は第4図に示すようにSiなどの基板
1の上にニオブ(Nb)や窒化ニオブ(Nb N)など
の超伝導金属からなる基部電極2があり、この上に接合
部を窓開けした二酸化硅素(SiOz )等からなる層
間絶縁層3があり、接合部を含む領域にはアルミニウム
(Al)などの薄膜を酸化して生じたトンネル酸化膜4
があり、この上にNbやNbNなどの超導電金属からな
る対向電極5を設けてジョセフソン素子が形成されてい
る。
1の上にニオブ(Nb)や窒化ニオブ(Nb N)など
の超伝導金属からなる基部電極2があり、この上に接合
部を窓開けした二酸化硅素(SiOz )等からなる層
間絶縁層3があり、接合部を含む領域にはアルミニウム
(Al)などの薄膜を酸化して生じたトンネル酸化膜4
があり、この上にNbやNbNなどの超導電金属からな
る対向電極5を設けてジョセフソン素子が形成されてい
る。
このような構成をとるジョセフソン素子において特性の
良否は厚さが数10Å以下のトンネル酸化膜4により決
まり、これは均質でまた汚染されていないことが必要条
件である。
良否は厚さが数10Å以下のトンネル酸化膜4により決
まり、これは均質でまた汚染されていないことが必要条
件である。
然し、現実にはパターン形成工程中に汚染され易く、高
品質のトンネル酸化膜を形成することは容易ではない。
品質のトンネル酸化膜を形成することは容易ではない。
ここでパターン形成は反応性イオンエツチング(Rea
ctive Ion Etching以下略してRIE
)法で行われているが、汚染はパターン形成する際に生
じている。
ctive Ion Etching以下略してRIE
)法で行われているが、汚染はパターン形成する際に生
じている。
以下ジョセフソン素子の各製造工程を説明すると次のよ
うになる。
うになる。
基板電極:
基板1の上にスパッタ法によりNb金属を約3000人
の厚さに成膜し、レジストをスピンコードした後に多数
の基部電極パターンを投影露光したのち現像してレジス
トパターンを形成する。
の厚さに成膜し、レジストをスピンコードした後に多数
の基部電極パターンを投影露光したのち現像してレジス
トパターンを形成する。
次にこれをRIE して多数の基板電極2が形成される
。
。
ここで処理条件を挙げると例えばエツチング雰囲気は四
弗化炭素(CFa ) +30容量%の酸素(02)
であり、圧力は80mTorr+ N力は0.IW/
cm2である。
弗化炭素(CFa ) +30容量%の酸素(02)
であり、圧力は80mTorr+ N力は0.IW/
cm2である。
層間絶縁層:
基板電極2が形成されている基板の全域に互ってスパッ
タ法によりSiO□を約4000人の厚さに成膜し、レ
ジストパターンニングして接合形成部のSi02層のみ
をRIE法により除去する。
タ法によりSiO□を約4000人の厚さに成膜し、レ
ジストパターンニングして接合形成部のSi02層のみ
をRIE法により除去する。
この場合の処理条件は例えば三弗化メタン(CIIF3
)+10%02 、15mTorr、 0.2W/cm
2である。
)+10%02 、15mTorr、 0.2W/cm
2である。
トンネル酸化M:
基板電極2を含め基板表面をアルゴン(Ar)ガスを用
いてスパンタフリーリングした後、AIをスパッタして
約30人のAli膜を作り、チャンバ内にO2を導入し
て0.01〜I Torrとし、15〜120分間放置
してトンネル酸化膜を形成する。
いてスパンタフリーリングした後、AIをスパッタして
約30人のAli膜を作り、チャンバ内にO2を導入し
て0.01〜I Torrとし、15〜120分間放置
してトンネル酸化膜を形成する。
対向電極:
トンネル酸化膜形成後そのままの状態でNbを約500
0人の厚さにスパッタして成膜し、レジストパターンユ
ング後に対向電機を残してRIEを行って除去する。
0人の厚さにスパッタして成膜し、レジストパターンユ
ング後に対向電機を残してRIEを行って除去する。
エツチング条件は例えばCFa+5%02.50mT。
rr、 0.1病/ cm”である。
このようにパターン形成はRIE法を用いて行われてい
るが、旧Eにおいてはスパッタエツチングも並行して生
じており、ガスプラズマ中の正イオンがカソード上に置
かれた試料に衝翳し、未反応物或いは不完全反応物が周
辺に飛散して汚染を生じることがある。
るが、旧Eにおいてはスパッタエツチングも並行して生
じており、ガスプラズマ中の正イオンがカソード上に置
かれた試料に衝翳し、未反応物或いは不完全反応物が周
辺に飛散して汚染を生じることがある。
この汚染は眉間絶縁層3形成後の接合窓形成のようにエ
ツチング面積が僅かの場合は微量で問題とはならないが
、基板電極2や対向電極5の形成工程のように大面積に
互ってI?IEが行われる場合には飛散する反応物の再
付着により顕著な汚染が生じて問題となる。
ツチング面積が僅かの場合は微量で問題とはならないが
、基板電極2や対向電極5の形成工程のように大面積に
互ってI?IEが行われる場合には飛散する反応物の再
付着により顕著な汚染が生じて問題となる。
具体的にはNbからなる基部電極2をRIEにより形成
する場合、基板電極パターン上のレジスト層の上および
エツチングされて残った基板電極2の肩の部分にはガス
化しないで残ったレジスト反応物、 Nb或いは蒸気圧
の低いNbの弗化物や酸化物などの再付着物が析出して
おり、これらはアセトンなどの溶剤によるレジスト除去
処理でも取り除くことができず表面に残存していること
がある。
する場合、基板電極パターン上のレジスト層の上および
エツチングされて残った基板電極2の肩の部分にはガス
化しないで残ったレジスト反応物、 Nb或いは蒸気圧
の低いNbの弗化物や酸化物などの再付着物が析出して
おり、これらはアセトンなどの溶剤によるレジスト除去
処理でも取り除くことができず表面に残存していること
がある。
かかる場合、この上にl〜ン不ル酸化膜4が形成される
と接合特性はリーク電流の多い劣悪なものとなってしま
う。
と接合特性はリーク電流の多い劣悪なものとなってしま
う。
そのために汚染のないパターン形成法が要望されている
。
。
以上説明したようにジョセフソン素子のパターン形成は
RIEにより行われているが、スパッタエツチングによ
りパターン形成する際に生ずる付着物により形成された
パターン面が汚染され、そのためリーク電流の多い接合
を生ずることが問題である。
RIEにより行われているが、スパッタエツチングによ
りパターン形成する際に生ずる付着物により形成された
パターン面が汚染され、そのためリーク電流の多い接合
を生ずることが問題である。
上記の問題は半導体基板上に複数のジョセフソン接合素
子からなる回路を形成する工程において、該回路の周辺
部に複数のダミー電極を羅列して配置し、パターン形成
するジョセフソン接合素子の製造方法をとることにより
解決することができる。
子からなる回路を形成する工程において、該回路の周辺
部に複数のダミー電極を羅列して配置し、パターン形成
するジョセフソン接合素子の製造方法をとることにより
解決することができる。
写真食刻技術を用いてパターン形成を行う場合、ドライ
エツチング法により高精度のパターンを得るにはエツチ
ングに方向性をもつRIE法が最も適している。
エツチング法により高精度のパターンを得るにはエツチ
ングに方向性をもつRIE法が最も適している。
然し、スパッタエツチングによる反応生成物の微量の付
着は避けられず、これによる汚染はジョセフソン接合の
形成においては許されない。
着は避けられず、これによる汚染はジョセフソン接合の
形成においては許されない。
発明者はかかるスパッタエツチングによる汚染はパター
ン配置にも関係することを見いだした。
ン配置にも関係することを見いだした。
すなわち汚染は広い基板面積の中央部に単独に素子を形
成する場合に顕著であり、また基板上に7トリソクス状
に多数の素子を形成する場合は外周部の素子に汚染が現
れる。
成する場合に顕著であり、また基板上に7トリソクス状
に多数の素子を形成する場合は外周部の素子に汚染が現
れる。
第3図はこの状態を示すもので、例えばSiからなる基
板1の上に超伝導金属としてNbを層形成し、これをR
IE して基部電極2をマトリックス状に形成する場合
に発明者は図に示すように外周部の基部電極2の肩に掛
かる部分に特に汚染物質6が付着する傾向があるを見い
出した。
板1の上に超伝導金属としてNbを層形成し、これをR
IE して基部電極2をマトリックス状に形成する場合
に発明者は図に示すように外周部の基部電極2の肩に掛
かる部分に特に汚染物質6が付着する傾向があるを見い
出した。
そこで本発明はこのようなスパッタ反応物の付着性を利
用するもので、多数のジョセフソン素子を作る場合にこ
の周辺にダミー電極を設け、このダミー電極に汚染物質
を付着させ、接合を形成する電極には付着させないよう
にするものである。
用するもので、多数のジョセフソン素子を作る場合にこ
の周辺にダミー電極を設け、このダミー電極に汚染物質
を付着させ、接合を形成する電極には付着させないよう
にするものである。
第1図は本発明の実施法を示すものであって多数配列し
ているジョセフソン素子形成用の電極パターン7の外周
部にダミー電極パターン8を設けるものである。
ているジョセフソン素子形成用の電極パターン7の外周
部にダミー電極パターン8を設けるものである。
ここでダミーパターンは素子形成工程の総てに互って形
成する必要はなく、物質の付着が望ましくない電極を形
成するI?TE工程だけに形成すればよい。
成する必要はなく、物質の付着が望ましくない電極を形
成するI?TE工程だけに形成すればよい。
第2図は本発明の実施法の一例を示す断面図であって、
ジョセフソン素子9の形成においてNbなとの超伝導金
属からなる基部電極2の表面特にトンネル酸化膜4を形
成する領域が汚染されていないことが必要条件であるこ
とから、この実施例においては基部電極2をパターン形
成する際にのみ周辺部にダミー電極パターン8を形成し
た。
ジョセフソン素子9の形成においてNbなとの超伝導金
属からなる基部電極2の表面特にトンネル酸化膜4を形
成する領域が汚染されていないことが必要条件であるこ
とから、この実施例においては基部電極2をパターン形
成する際にのみ周辺部にダミー電極パターン8を形成し
た。
このような方法をとることにより従来は外周部の素子に
リーク不良が発生していたが、本発明の実施によりパタ
ーン形成位置に拘わらず均一な接合特性が得られるよう
になった。
リーク不良が発生していたが、本発明の実施によりパタ
ーン形成位置に拘わらず均一な接合特性が得られるよう
になった。
次に本発明を実施する場合、外周部に設けるダミーパタ
ーン位置だけスペース的に不経済のように思われる。
ーン位置だけスペース的に不経済のように思われる。
かかる場合ジョセフソン論理回路では磁気トラップを防
ぐために基板上に超伝導グランドブレーンを設け、この
上に論理回路を形成すると共にモートと呼ばれる穴をゲ
ートを囲むような位置でグランドブレーンに設けること
が行われている。
ぐために基板上に超伝導グランドブレーンを設け、この
上に論理回路を形成すると共にモートと呼ばれる穴をゲ
ートを囲むような位置でグランドブレーンに設けること
が行われている。
このモート部分はゲート周辺を囲むように配置されてい
るので、本発明に係るダミーパターンはこのモート部分
の総て、またはこの一部を覆うように生成すれば経済的
である。
るので、本発明に係るダミーパターンはこのモート部分
の総て、またはこの一部を覆うように生成すれば経済的
である。
以上記したように本発明の実施によりジョセフソン素子
形成に当たって接合不良が減少し、収率の向上が可能と
なる。
形成に当たって接合不良が減少し、収率の向上が可能と
なる。
第1図は本発明に係るダミーパターンの配置例の平面図
、 第2図は本発明の実施法を示す断面図、第3図はパター
ンの汚染状態を説明する断面図、第4図はジョセフソン
接合素子の断面構造図、である。 図において、 1は基板、 2は基部電極、3は眉間絶
縁層、 4はトンネル酸化膜、5は対向電極、
6は汚染物質、7は電極パターン、 8はダミー電極パターン、 9はジョフソン素子、 である。 特許出願人 工業技術院長 等々力 達ロー・・図Z〜
8 本継「片−イ糸3り′°s−ハ゛ターシf)@【−置イ
ダ°Iの手止白し」茎l 閃
、 第2図は本発明の実施法を示す断面図、第3図はパター
ンの汚染状態を説明する断面図、第4図はジョセフソン
接合素子の断面構造図、である。 図において、 1は基板、 2は基部電極、3は眉間絶
縁層、 4はトンネル酸化膜、5は対向電極、
6は汚染物質、7は電極パターン、 8はダミー電極パターン、 9はジョフソン素子、 である。 特許出願人 工業技術院長 等々力 達ロー・・図Z〜
8 本継「片−イ糸3り′°s−ハ゛ターシf)@【−置イ
ダ°Iの手止白し」茎l 閃
Claims (1)
- 基板上に複数のジョセフソン接合素子からなる回路を形
成する工程において、該回路の周辺部に複数のダミー電
極を配置し、前記接合素子の形成を行うことを特徴とす
るジョセフソン接合素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60255092A JPS62115882A (ja) | 1985-11-15 | 1985-11-15 | ジヨセフソン接合素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60255092A JPS62115882A (ja) | 1985-11-15 | 1985-11-15 | ジヨセフソン接合素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62115882A true JPS62115882A (ja) | 1987-05-27 |
JPH0513394B2 JPH0513394B2 (ja) | 1993-02-22 |
Family
ID=17274007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60255092A Granted JPS62115882A (ja) | 1985-11-15 | 1985-11-15 | ジヨセフソン接合素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62115882A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52113679A (en) * | 1976-03-19 | 1977-09-22 | Toshiba Corp | Sputter etching method |
-
1985
- 1985-11-15 JP JP60255092A patent/JPS62115882A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52113679A (en) * | 1976-03-19 | 1977-09-22 | Toshiba Corp | Sputter etching method |
Also Published As
Publication number | Publication date |
---|---|
JPH0513394B2 (ja) | 1993-02-22 |
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