JPS62114271A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS62114271A JPS62114271A JP25385085A JP25385085A JPS62114271A JP S62114271 A JPS62114271 A JP S62114271A JP 25385085 A JP25385085 A JP 25385085A JP 25385085 A JP25385085 A JP 25385085A JP S62114271 A JPS62114271 A JP S62114271A
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- Japan
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- film
- polysilicon
- oxide film
- gate electrode
- wiring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に係り、特ＫＭＯ８Ｆ
ＥＴのゲート電極および配線の形成方法に関する。
ＥＴのゲート電極および配線の形成方法に関する。
（従来の技術）
第２図は、従来の製造方法によってＭＯＳ ＦＥＴのゲ
ート電極および配線を形成する工程を示す断面図である
。以下、この方法を説明する。
ート電極および配線を形成する工程を示す断面図である
。以下、この方法を説明する。
まず、第２図（ａ）に示すように、単結晶シリコン基板
１上にＬＯＣＯ８法などによってフィールド酸化膜２を
選択的に形成し、ＭＯＳ ＦＥＴ領域と配線領域を形成
する。次ＫＭ０８ ＦＥＴ領域の基板１表面に第１ゲー
ト酸化膜３を形成する。その後、全面にポリシリコン層
４を形成する。
１上にＬＯＣＯ８法などによってフィールド酸化膜２を
選択的に形成し、ＭＯＳ ＦＥＴ領域と配線領域を形成
する。次ＫＭ０８ ＦＥＴ領域の基板１表面に第１ゲー
ト酸化膜３を形成する。その後、全面にポリシリコン層
４を形成する。
その後、第２図ら）に示すように、ＭＯＳ ＦＥＴのゲ
ート電極および配線を形成するためのレジストパターン
５をポリシリコン層４上に形成する。
ート電極および配線を形成するためのレジストパターン
５をポリシリコン層４上に形成する。
その後、レジストパターン５をマスクとしてポリシリコ
ン層４をエツチングすることにより、第２図（Ｃ）に示
すように、それぞれレジストパターン５下の残存ポリシ
リコン層４からなるＭＯＳ ＦＥＴのゲート電極６と配
線７を形成する。ここで、ＭＯＳ ＦＥＴのゲート電極
６はＭＯＳ ＦＥＴ領域の基板１表面上に形成され、配
線７はフィールド酸化膜２上に形成される。
ン層４をエツチングすることにより、第２図（Ｃ）に示
すように、それぞれレジストパターン５下の残存ポリシ
リコン層４からなるＭＯＳ ＦＥＴのゲート電極６と配
線７を形成する。ここで、ＭＯＳ ＦＥＴのゲート電極
６はＭＯＳ ＦＥＴ領域の基板１表面上に形成され、配
線７はフィールド酸化膜２上に形成される。
その後、第２図（ｃ）に示すようにレジストパターン５
を除去し、さらにゲート電極６をマスクとして第１ゲー
ト酸化膜３とエツチングすることにより、この第１ゲー
ト醗化膜３をゲート電極６の下のみに残す。
を除去し、さらにゲート電極６をマスクとして第１ゲー
ト酸化膜３とエツチングすることにより、この第１ゲー
ト醗化膜３をゲート電極６の下のみに残す。
（発明が解決しようとする問題点）
しかるに、このような従来の方法では、ポリシリコンか
らなるＭＯＳ ＦＥＴのゲート電極６および配線７の表
面が露出し、その後の酸化工程（第２ゲート酸化、ＰＳ
ＧウェットＯ７およびドライ０．フローなど）において
ポリシリコン（ゲート電極６および配線７）の膜減りが
生じるため、目標としたＭＯＳ ＦＥＴのゲート電極膜
厚および配線の抵抗が得られず、制御性が悪いという問
題点があった。
らなるＭＯＳ ＦＥＴのゲート電極６および配線７の表
面が露出し、その後の酸化工程（第２ゲート酸化、ＰＳ
ＧウェットＯ７およびドライ０．フローなど）において
ポリシリコン（ゲート電極６および配線７）の膜減りが
生じるため、目標としたＭＯＳ ＦＥＴのゲート電極膜
厚および配線の抵抗が得られず、制御性が悪いという問
題点があった。
また、ポリシリコンの膜減りのため、ゲート電極６の長
さおよび配線７の幅が２μｍ以下位に細くなると、該ゲ
ート電極６および配線７を構成しているポリシリコンが
１０％位の確率が導通しなくなるという問題点もあった
。
さおよび配線７の幅が２μｍ以下位に細くなると、該ゲ
ート電極６および配線７を構成しているポリシリコンが
１０％位の確率が導通しなくなるという問題点もあった
。
（問題点を解決するための手段）
そこで、この発明では、基板表面の絶縁膜上にポリシリ
コン層を形成した後、該ポリシリコン層上にポリシリコ
ン酸化膜、シリコン窒化膜をこの順で形成し、その後、
これら３層をゲート電極パターンおよび配線パターンに
エツチングする。
コン層を形成した後、該ポリシリコン層上にポリシリコ
ン酸化膜、シリコン窒化膜をこの順で形成し、その後、
これら３層をゲート電極パターンおよび配線パターンに
エツチングする。
（作 用）
このような方法にすると、ゲート電極および配線を形成
するポリシリコン上にポリシリコン酸化膜およびシリコ
ン窒化膜が設けられた構造が得られる。したがって、後
の酸化工程においてポリシリコン（ゲート電極および配
線）の膜減りがなくなる。
するポリシリコン上にポリシリコン酸化膜およびシリコ
ン窒化膜が設けられた構造が得られる。したがって、後
の酸化工程においてポリシリコン（ゲート電極および配
線）の膜減りがなくなる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず、第１図（ａ）に示すように、単結晶シリコン基板
１１、例えばＰ型（１００）基板上にＬＯＣＯ８法など
によってフィールド酸化膜１２を選択的に５ｏｏｏλ厚
程度に形成し、ＭＯＳ ＦＥＴ領域と配線領域を形成す
る。次に、ＭＯＳ ＦＥＴ領域の基板１１表面に、熱酸
化によって第１ゲート酸化膜１３を３００λ厚程度に形
成する。その後、第１ゲート酸化膜１３およびフィール
ド酸化膜１２（絶縁膜）上の全面にポリシリコン層１４
を２ｓｏｏＡ厚程度に形成する。そして、このポリシリ
コン層１４には、不純物としてリンを拡散によって６．
０ Ｅ ２０ ｃｍ−３個程度ドープする。
１１、例えばＰ型（１００）基板上にＬＯＣＯ８法など
によってフィールド酸化膜１２を選択的に５ｏｏｏλ厚
程度に形成し、ＭＯＳ ＦＥＴ領域と配線領域を形成す
る。次に、ＭＯＳ ＦＥＴ領域の基板１１表面に、熱酸
化によって第１ゲート酸化膜１３を３００λ厚程度に形
成する。その後、第１ゲート酸化膜１３およびフィール
ド酸化膜１２（絶縁膜）上の全面にポリシリコン層１４
を２ｓｏｏＡ厚程度に形成する。そして、このポリシリ
コン層１４には、不純物としてリンを拡散によって６．
０ Ｅ ２０ ｃｍ−３個程度ドープする。
その後、１０００℃ドライ０．雰囲気中で１５分程度、
熱酸化を行うことにより、第１図缶）に示すように、ポ
リシリコン酸化膜１５を５０ＯＡ厚程度ポリシリコン層
１４上に形成する。
熱酸化を行うことにより、第１図缶）に示すように、ポ
リシリコン酸化膜１５を５０ＯＡ厚程度ポリシリコン層
１４上に形成する。
その後、第１図（ｃ）に示すように、シリコン窒化膜１
６を２００λ厚程度、ＬＤＣＶＤによってポリシリコン
酸化膜１５上に形成する。
６を２００λ厚程度、ＬＤＣＶＤによってポリシリコン
酸化膜１５上に形成する。
その後、第１図（ｄ） Ｋ示すようＩｃ、 ＭＯＳ Ｆ
ＥＴのゲート電極および配線を形成するためのレジスト
パターン１７ （１００００λ厚）をシリコン窒化膜１
６上に形成する。
ＥＴのゲート電極および配線を形成するためのレジスト
パターン１７ （１００００λ厚）をシリコン窒化膜１
６上に形成する。
その後、レジストパターン１７をマスクとしてシリコン
窒化膜１６をＲＩＥ装置によって、またポリシリコン酸
化膜１５を希７ツ酸によって、さらにポリシリコン層１
４をＲＩＥ装置によってエツチングを行う。これにより
、ＭＯＳ ＦＥＴ領域の基板１上には、第１図（ｅ）に
示すように、表面にポリシリコン酸化膜１５とシリコン
窒化膜１６を設けた残存ポリシリコン層１４からなるＭ
ＯＳ ＦＥＴのゲート電極１８が形成される。また、フ
ィールド酸化膜１２上には、同じく表面にポリシリコン
酸化膜１５とシリコン窒化膜１６を設けた残存ポリシリ
コン層１４からなる配線１９が形成される。
窒化膜１６をＲＩＥ装置によって、またポリシリコン酸
化膜１５を希７ツ酸によって、さらにポリシリコン層１
４をＲＩＥ装置によってエツチングを行う。これにより
、ＭＯＳ ＦＥＴ領域の基板１上には、第１図（ｅ）に
示すように、表面にポリシリコン酸化膜１５とシリコン
窒化膜１６を設けた残存ポリシリコン層１４からなるＭ
ＯＳ ＦＥＴのゲート電極１８が形成される。また、フ
ィールド酸化膜１２上には、同じく表面にポリシリコン
酸化膜１５とシリコン窒化膜１６を設けた残存ポリシリ
コン層１４からなる配線１９が形成される。
その後、第１図（ｅ） Ｋ示すようにレジストパターン
１７を除去し、さらにゲート電極１８をマスクとして第
１ゲート酸化膜１３をエツチングすることにより、この
第１ゲート酸化膜１３をゲート電極１８の下のみに残す
。
１７を除去し、さらにゲート電極１８をマスクとして第
１ゲート酸化膜１３をエツチングすることにより、この
第１ゲート酸化膜１３をゲート電極１８の下のみに残す
。
（発明の効果）
以上詳述したように、この発明の方法によれば、ポリシ
リコンからなるＭＯＳ ＦＥＴのゲート電極および配線
上にポリシリコン酸化膜およびシリコン窒化膜がこの順
で設けられた構造が得られる。したがって、その後の酸
化工程においてポリシリコン（ゲー）を極および配線）
の膜減りは発生せず、ゲート電極膜厚および配線の抵抗
の制御性が良好になるという効果が得られる。また、ポ
リシリコンの膜減りがないため、ゲート電極長および配
線の幅が２．０μｍ以下位に細くなっても、ゲート電極
および配線を構成するポリシリコンが導通スＺｒという
効果が期待できる。さらに、ゲート電極および配線上の
耐圧およびリーク電流は、前者はシリコン窒化膜、後者
はポリシリコン酸化膜によって向上することが期待でき
る。
リコンからなるＭＯＳ ＦＥＴのゲート電極および配線
上にポリシリコン酸化膜およびシリコン窒化膜がこの順
で設けられた構造が得られる。したがって、その後の酸
化工程においてポリシリコン（ゲー）を極および配線）
の膜減りは発生せず、ゲート電極膜厚および配線の抵抗
の制御性が良好になるという効果が得られる。また、ポ
リシリコンの膜減りがないため、ゲート電極長および配
線の幅が２．０μｍ以下位に細くなっても、ゲート電極
および配線を構成するポリシリコンが導通スＺｒという
効果が期待できる。さらに、ゲート電極および配線上の
耐圧およびリーク電流は、前者はシリコン窒化膜、後者
はポリシリコン酸化膜によって向上することが期待でき
る。
（図 面）
第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面図、第２図は従来の方法を示す工程断面図
である。 １１・・・単結晶シリコン基板、１２・・・フィールド
酸化膜、１３・・・第１ゲート酸化膜、１４・・・ポリ
シリコン層、１５・・・ポリシリコン酸化膜、１６・・
・シリコン窒化膜、１７・・・レジストパターン、１８
・・ゲー） ｉｆｆ：極、１９・・・配線。 特許出願人 沖電気工業株式会社 （ほか１名） 第１凶
示す工程断面図、第２図は従来の方法を示す工程断面図
である。 １１・・・単結晶シリコン基板、１２・・・フィールド
酸化膜、１３・・・第１ゲート酸化膜、１４・・・ポリ
シリコン層、１５・・・ポリシリコン酸化膜、１６・・
・シリコン窒化膜、１７・・・レジストパターン、１８
・・ゲー） ｉｆｆ：極、１９・・・配線。 特許出願人 沖電気工業株式会社 （ほか１名） 第１凶
Claims (1)
- 【特許請求の範囲】 半導体基板上にポリシリコンでＭＯＳＦＥＴのゲート電
極および配線を形成するようにした半導体素子の製造方
法において、 半導体基板表面の絶縁膜上にポリシリコン層を形成する
工程と、 そのポリシリコン層上にポリシリコン酸化膜およびシリ
コン窒化膜をこの順で形成する工程と、その後、前記シ
リコン窒化膜、ポリシリコン酸化膜およびポリシリコン
層の３層をＭＯＳＦＥＴのゲート電極パターンおよび配
線パターンにエツチングする工程とを具備することを特
徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25385085A JPS62114271A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25385085A JPS62114271A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114271A true JPS62114271A (ja) | 1987-05-26 |
Family
ID=17256999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25385085A Pending JPS62114271A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670277B2 (en) | 2001-04-26 | 2003-12-30 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
-
1985
- 1985-11-14 JP JP25385085A patent/JPS62114271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670277B2 (en) | 2001-04-26 | 2003-12-30 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
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