JPH1041507A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1041507A JPH1041507A JP19729396A JP19729396A JPH1041507A JP H1041507 A JPH1041507 A JP H1041507A JP 19729396 A JP19729396 A JP 19729396A JP 19729396 A JP19729396 A JP 19729396A JP H1041507 A JPH1041507 A JP H1041507A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【課題】微細領域におけるデバイス耐圧を確保し、大容
量で高速動作を可能とする半導体装置及びその製造方法
を提供する。 【解決手段】ゲート電極を２層のゲート電極から構成
し、下層のゲート電極を加工後に側壁をサイドウォール
で保護した後、素子分離領域を自己整合的に形成するこ
とでゲート電極と素子分離領域、及び拡散層と素子分離
領域とが直接接しない構造とする。
量で高速動作を可能とする半導体装置及びその製造方法
を提供する。 【解決手段】ゲート電極を２層のゲート電極から構成
し、下層のゲート電極を加工後に側壁をサイドウォール
で保護した後、素子分離領域を自己整合的に形成するこ
とでゲート電極と素子分離領域、及び拡散層と素子分離
領域とが直接接しない構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上の素子分離技術には
公知のＬＯＣＯＳ(Local Oxidationof Silicon）法があ
る。ＬＯＣＯＳ法は熱酸化膜を用いているため工程が短
く、さらに安定した素子分離特性が得られるため、多く
の半導体装置に用いられている。素子分離技術は例えば
文献(Philips Res. Repts26, 166-180，1971）で論じら
れている。
公知のＬＯＣＯＳ(Local Oxidationof Silicon）法があ
る。ＬＯＣＯＳ法は熱酸化膜を用いているため工程が短
く、さらに安定した素子分離特性が得られるため、多く
の半導体装置に用いられている。素子分離技術は例えば
文献(Philips Res. Repts26, 166-180，1971）で論じら
れている。
【０００３】ＬＯＣＯＳ法を用いて素子分離を行ったＮ
チャネル型ＬＤＤ（Lightly DopedDrain)ＭＯＳトラン
ジスタ集積回路の平面図を図１５に示す。図１５に示す
MOSトランジスタのチャネル幅方向Ａ−Ａ′断面を図３
に、チャネル長方向Ｂ−Ｂ′断面を図４に示す。図４に
示すように、Ｐ型半導体基板１上に絶縁膜２を介してゲ
ート電極３があり、その下部にはＮ型低濃度不純物領域
１１とＮ型高濃度不純物領域１２からなるソース，ドレ
イン拡散層が配置され熱酸化膜１３端部にまで拡散層が
形成されている。さらにＭＯＳトランジスタは、隣接す
るＭＯＳトランジスタと熱酸化膜１３およびＰ型チャネ
ルストッパ層４で電気的に分離されている。一方、図３
のチャネル幅方向の断面では、熱酸化膜１３にオーバー
ラップするようにゲート電極３が配置されている。ＭＯ
Ｓトランジスタのゲート電極及び拡散層は図１５に示す
コンタクトホール２１を介してメタル配線２２へ接続さ
れている。
チャネル型ＬＤＤ（Lightly DopedDrain)ＭＯＳトラン
ジスタ集積回路の平面図を図１５に示す。図１５に示す
MOSトランジスタのチャネル幅方向Ａ−Ａ′断面を図３
に、チャネル長方向Ｂ−Ｂ′断面を図４に示す。図４に
示すように、Ｐ型半導体基板１上に絶縁膜２を介してゲ
ート電極３があり、その下部にはＮ型低濃度不純物領域
１１とＮ型高濃度不純物領域１２からなるソース，ドレ
イン拡散層が配置され熱酸化膜１３端部にまで拡散層が
形成されている。さらにＭＯＳトランジスタは、隣接す
るＭＯＳトランジスタと熱酸化膜１３およびＰ型チャネ
ルストッパ層４で電気的に分離されている。一方、図３
のチャネル幅方向の断面では、熱酸化膜１３にオーバー
ラップするようにゲート電極３が配置されている。ＭＯ
Ｓトランジスタのゲート電極及び拡散層は図１５に示す
コンタクトホール２１を介してメタル配線２２へ接続さ
れている。
【０００４】次に、ＬＯＣＯＳ法を用いて素子分離を行
ったＮチャネル型集積回路の形成方法を説明する。
ったＮチャネル型集積回路の形成方法を説明する。
【０００５】図１０に示すように、Ｐ型半導体基板１上
に酸化膜３０及びＳｉ3Ｎ4膜３１を被着させた後、ホト
エッチング工程により活性領域となる部分にＳｉ3Ｎ4膜
のパターンを形成する。次に、図１１に示すようにボロ
ンを半導体基板１中に注入しチャネルストッパ層のＰ型
不純物領域４を形成する。その後、１０００℃のＨ2Ｏ2
雰囲気中で５００ｎｍの熱酸化膜１３を形成する。この
際、酸化膜１３はＳｉ3Ｎ4膜３１の下部にまで入り込
み、いわゆるＬＯＣＯＳバーズビーク３２が生じる。そ
の後、活性領域となる部分のＳｉ3Ｎ4膜３１及び酸化膜
３０を除去し、犠牲酸化を行った後、図１２に示すゲー
ト酸化膜２を形成する。次に、ポリシリコン膜３を形成
し、ホトエッチング工程によりゲート電極となるよう加
工を行う。
に酸化膜３０及びＳｉ3Ｎ4膜３１を被着させた後、ホト
エッチング工程により活性領域となる部分にＳｉ3Ｎ4膜
のパターンを形成する。次に、図１１に示すようにボロ
ンを半導体基板１中に注入しチャネルストッパ層のＰ型
不純物領域４を形成する。その後、１０００℃のＨ2Ｏ2
雰囲気中で５００ｎｍの熱酸化膜１３を形成する。この
際、酸化膜１３はＳｉ3Ｎ4膜３１の下部にまで入り込
み、いわゆるＬＯＣＯＳバーズビーク３２が生じる。そ
の後、活性領域となる部分のＳｉ3Ｎ4膜３１及び酸化膜
３０を除去し、犠牲酸化を行った後、図１２に示すゲー
ト酸化膜２を形成する。次に、ポリシリコン膜３を形成
し、ホトエッチング工程によりゲート電極となるよう加
工を行う。
【０００６】その後、図１３に示すようにイオン打ち込
みによりソース，ドレイン拡散層の一部となるＮ型低濃
度不純物領域１１を形成する。次に、図１４に示すよう
に全面にＣＶＤ酸化膜１０を被着させた後、ゲート電極
３の側面にのみ残るように異方性のドライエッチングを
行う。その後、イオン打ち込みによりソース，ドレイン
拡散層の一部となるＮ型高濃度不純物領域１２を形成す
る。
みによりソース，ドレイン拡散層の一部となるＮ型低濃
度不純物領域１１を形成する。次に、図１４に示すよう
に全面にＣＶＤ酸化膜１０を被着させた後、ゲート電極
３の側面にのみ残るように異方性のドライエッチングを
行う。その後、イオン打ち込みによりソース，ドレイン
拡散層の一部となるＮ型高濃度不純物領域１２を形成す
る。
【０００７】以降は、図４に示すように層間絶縁膜８を
形成し、拡散層及びゲート電極引き出し用のコンタクト
ホールを開け、メタル配線９を行いＭＯＳトランジスタ
が形成される。
形成し、拡散層及びゲート電極引き出し用のコンタクト
ホールを開け、メタル配線９を行いＭＯＳトランジスタ
が形成される。
【０００８】
【発明が解決しようとする課題】上記に示した、ＭＯＳ
トランジスタ及び素子分離を用いた半導体装置では、以
下の問題が生じる。
トランジスタ及び素子分離を用いた半導体装置では、以
下の問題が生じる。
【０００９】第１に、ＬＯＣＯＳ法では、高電圧を要す
る半導体装置において寄生ＭＯＳトランジスタ耐圧の確
保と拡散層耐圧の向上を両立させることが困難である。
る半導体装置において寄生ＭＯＳトランジスタ耐圧の確
保と拡散層耐圧の向上を両立させることが困難である。
【００１０】図４に示すように、ＬＯＣＯＳ酸化膜１３
下部には寄生的リーク電流を阻止するためチャネルスト
ッパ層のＰ型不純物領域４が形成されている。従来技術
を用いたＭＯＳトランジスタでは、Ｎ型低濃度不純物領
域１１及びＮ型高濃度不純物領域１２が高温アニール工
程により熱酸化膜１３下部にまで伸びることから、Ｐ型
不純物領域４に接近することになる。このため、Ｎ型不
純物拡散層とＰ型チャネルストッパ層間の電界集中によ
り拡散層耐圧が制限される。
下部には寄生的リーク電流を阻止するためチャネルスト
ッパ層のＰ型不純物領域４が形成されている。従来技術
を用いたＭＯＳトランジスタでは、Ｎ型低濃度不純物領
域１１及びＮ型高濃度不純物領域１２が高温アニール工
程により熱酸化膜１３下部にまで伸びることから、Ｐ型
不純物領域４に接近することになる。このため、Ｎ型不
純物拡散層とＰ型チャネルストッパ層間の電界集中によ
り拡散層耐圧が制限される。
【００１１】第２に、ＬＯＣＯＳ法では、微細寸法領域
におけるＭＯＳトランジスタのしきい値電圧ばらつきが
増加する。図３に示すように、従来のＬＯＣＯＳ法で
は、チャネル領域への酸化膜の入り込み(ＬＯＣＯＳバ
ーズビーク３２)が生じる。このため、チャネル方向に
対してトランジスタのサイズを小さくすると、ＬＯＣＯ
Ｓバーズビーク３２によりゲート酸化膜が実効的に厚く
なる。このため、ＭＯＳトランジスタのしきい値電圧が
上昇する。また、素子分離下部のチャネルストッパ層の
Ｐ型不純物領域４がゲート酸化膜下にまで影響し、しき
い値電圧が上昇するいわゆる狭チャネル効果が生じる。
図１７にその影響を示す。このように、従来方式では微
細寸法領域でのしきい値電圧が急激に上昇することか
ら、加工誤差が、しきい値電圧のばらつきを引き起こ
す。
におけるＭＯＳトランジスタのしきい値電圧ばらつきが
増加する。図３に示すように、従来のＬＯＣＯＳ法で
は、チャネル領域への酸化膜の入り込み(ＬＯＣＯＳバ
ーズビーク３２)が生じる。このため、チャネル方向に
対してトランジスタのサイズを小さくすると、ＬＯＣＯ
Ｓバーズビーク３２によりゲート酸化膜が実効的に厚く
なる。このため、ＭＯＳトランジスタのしきい値電圧が
上昇する。また、素子分離下部のチャネルストッパ層の
Ｐ型不純物領域４がゲート酸化膜下にまで影響し、しき
い値電圧が上昇するいわゆる狭チャネル効果が生じる。
図１７にその影響を示す。このように、従来方式では微
細寸法領域でのしきい値電圧が急激に上昇することか
ら、加工誤差が、しきい値電圧のばらつきを引き起こ
す。
【００１２】一方、バーズビークを抑制した改良型のＬ
ＯＣＯＳ(特開平4−280451号公報）では、図１８のＭＯ
ＳトランジスタのＩ−Ｖ特性に示すようにＬＯＣＯＳ形
状の影響を受け、線形領域でいわゆるキンクが生じる
（図中従来特性）。この原因は、イオン注入によりチャ
ネル領域を形成する際、ＬＯＣＯＳ端部ではイオン注入
が酸化膜により阻止され濃度の低いチャネル領域が形成
され、この部分を介して流れる電流成分によって図１８
に示す特性が生じる。
ＯＣＯＳ(特開平4−280451号公報）では、図１８のＭＯ
ＳトランジスタのＩ−Ｖ特性に示すようにＬＯＣＯＳ形
状の影響を受け、線形領域でいわゆるキンクが生じる
（図中従来特性）。この原因は、イオン注入によりチャ
ネル領域を形成する際、ＬＯＣＯＳ端部ではイオン注入
が酸化膜により阻止され濃度の低いチャネル領域が形成
され、この部分を介して流れる電流成分によって図１８
に示す特性が生じる。
【００１３】上記現象は、従来のＬＯＣＯＳ法および改
良型のＬＯＣＯＳ法による素子における、しきい値電圧
の安定化の面で微細化の妨げとなる。
良型のＬＯＣＯＳ法による素子における、しきい値電圧
の安定化の面で微細化の妨げとなる。
【００１４】以上のことにより、従来技術を用いて高電
圧を要する半導体装置や、微細なＭＯＳトランジスタを
形成することが困難となってきている。
圧を要する半導体装置や、微細なＭＯＳトランジスタを
形成することが困難となってきている。
【００１５】本発明の目的は、高耐圧デバイスを有する
半導体装置及び微細デバイスを用いた半導体装置で、拡
散層耐圧を確保するとともにＭＯＳトランジスタ特性の
変動や、素子分離耐性の低下のない半導体装置およびそ
の製造方法を提供することにある。
半導体装置及び微細デバイスを用いた半導体装置で、拡
散層耐圧を確保するとともにＭＯＳトランジスタ特性の
変動や、素子分離耐性の低下のない半導体装置およびそ
の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記の課題を達成するた
めに、本発明は、特許請求の範囲に記載するようなゲー
ト電極及び素子分離構造とその製造方法を有している。
めに、本発明は、特許請求の範囲に記載するようなゲー
ト電極及び素子分離構造とその製造方法を有している。
【００１７】その特徴は以下の通りである。すなわち、
第１に、図１及び図２に示すようにＭＯＳトランジスタ
のゲート電極と素子分離領域、及び拡散層と素子分離領
域とが直接接しない構造とする。
第１に、図１及び図２に示すようにＭＯＳトランジスタ
のゲート電極と素子分離領域、及び拡散層と素子分離領
域とが直接接しない構造とする。
【００１８】第２に、ＭＯＳトランジスタのゲート電極
は２層のゲート電極からなっており、下層のゲート電極
を加工後に側壁をＣＶＤ絶縁膜からなるサイドウォール
で保護した後、素子分離領域を自己整合的に形成する製
造方法を用いる。
は２層のゲート電極からなっており、下層のゲート電極
を加工後に側壁をＣＶＤ絶縁膜からなるサイドウォール
で保護した後、素子分離領域を自己整合的に形成する製
造方法を用いる。
【００１９】次に、本発明の半導体装置の形成工程の概
略を図１，図２，図５から図９を用い詳細を説明する。
略を図１，図２，図５から図９を用い詳細を説明する。
【００２０】図５は本発明の素子分離法を用いたＮチャ
ネル型ＭＯＳトランジスタの平面レイアウトである。図
１，図６から図８は図５中Ａ−Ａ′断面、図２，図９は
図５中Ｂ−Ｂ′断面を示す。
ネル型ＭＯＳトランジスタの平面レイアウトである。図
１，図６から図８は図５中Ａ−Ａ′断面、図２，図９は
図５中Ｂ−Ｂ′断面を示す。
【００２１】図６に示すように、Ｐ型半導体基板１上に
犠牲酸化形成及び除去工程を行った後、ゲート酸化膜２
を形成する。次に、ポリシリコン膜３及びＳｉ3Ｎ4絶縁
膜１４を被着させた後、ホトエッチングプロセスにより
活性領域となる部分にポリシリコン膜及びＳｉ3Ｎ4絶縁
膜を加工する。その後、Ｓｉ3Ｎ4絶縁膜１５を全面に形
成した後、ポリシリコン膜３及びＳｉ3Ｎ4膜１４の側面
にのみＳｉ3Ｎ4絶縁膜１５を残すよう異方性ドライエッ
チングを行う。
犠牲酸化形成及び除去工程を行った後、ゲート酸化膜２
を形成する。次に、ポリシリコン膜３及びＳｉ3Ｎ4絶縁
膜１４を被着させた後、ホトエッチングプロセスにより
活性領域となる部分にポリシリコン膜及びＳｉ3Ｎ4絶縁
膜を加工する。その後、Ｓｉ3Ｎ4絶縁膜１５を全面に形
成した後、ポリシリコン膜３及びＳｉ3Ｎ4膜１４の側面
にのみＳｉ3Ｎ4絶縁膜１５を残すよう異方性ドライエッ
チングを行う。
【００２２】次に、図７に示す素子分離領域に硼素をイ
オン打ち込みしチャネルストッパ層４を形成する。その
後、この部分を酸化し素子分離５を形成する。その後、
ポリシリコン３上のＳｉ3Ｎ4膜１４及び、側壁のＳｉ3
Ｎ4膜１５を除去する。
オン打ち込みしチャネルストッパ層４を形成する。その
後、この部分を酸化し素子分離５を形成する。その後、
ポリシリコン３上のＳｉ3Ｎ4膜１４及び、側壁のＳｉ3
Ｎ4膜１５を除去する。
【００２３】次に、図８に示すように全面にＣＶＤ酸化
膜６を被着させ異方性ドライエッチングを行いポリシリ
コン膜３と酸化膜５の間にＣＶＤ酸化膜６を形成し、さ
らにポリシリコン膜７を形成する。
膜６を被着させ異方性ドライエッチングを行いポリシリ
コン膜３と酸化膜５の間にＣＶＤ酸化膜６を形成し、さ
らにポリシリコン膜７を形成する。
【００２４】次いで図９に示すようにホトエッチングに
よりＭＯＳトランジスタのゲート電極となるようにポリ
シリコン膜３，７を加工する。この時、ポリシリコン膜
３と素子分離酸化膜５の間にあるＣＶＤ絶縁膜６はエッ
チングされずに残る。
よりＭＯＳトランジスタのゲート電極となるようにポリ
シリコン膜３，７を加工する。この時、ポリシリコン膜
３と素子分離酸化膜５の間にあるＣＶＤ絶縁膜６はエッ
チングされずに残る。
【００２５】その後、Ｐイオン打ち込みによりＭＯＳト
ランジスタの低濃度拡散層１１を形成した後、図４に示
すＣＶＤ絶縁膜１０をゲート電極側面に形成し砒素イオ
ン打ち込みにより高濃度拡散層１２を形成する。以降、
従来と同様、パシベーション工程，コンタクト形成工
程，メタル配線工程を経てＭＯＳトランジスタを得る。
ランジスタの低濃度拡散層１１を形成した後、図４に示
すＣＶＤ絶縁膜１０をゲート電極側面に形成し砒素イオ
ン打ち込みにより高濃度拡散層１２を形成する。以降、
従来と同様、パシベーション工程，コンタクト形成工
程，メタル配線工程を経てＭＯＳトランジスタを得る。
【００２６】以下、図１６および図１７，図１８を用い
て本発明による素子分離の作用を説明する。図１６は拡
散層領域と素子分離領域の間隔と拡散層耐圧の関係を示
している。図１７は本発明と従来の構造における選択Ｍ
ＯＳトランジスタのチャネル幅としきい値の関係を示し
たものである。図１８は本発明と従来構造（改良型ＬＯ
ＣＯＳ）におけるＭＯＳトランジスタのＩ−Ｖ特性を示
したものである。
て本発明による素子分離の作用を説明する。図１６は拡
散層領域と素子分離領域の間隔と拡散層耐圧の関係を示
している。図１７は本発明と従来の構造における選択Ｍ
ＯＳトランジスタのチャネル幅としきい値の関係を示し
たものである。図１８は本発明と従来構造（改良型ＬＯ
ＣＯＳ）におけるＭＯＳトランジスタのＩ−Ｖ特性を示
したものである。
【００２７】第１に、図１６に示すように同様の拡散層
仕様でも、従来の素子分離法では拡散層耐圧が低い。こ
の耐圧は拡散層がＬＯＣＯＳ下部のチャネルストッパ領
域に接近しているためであり、本発明によればチャネル
ストッパ領域の影響を受けず耐圧を向上させることがで
きる。
仕様でも、従来の素子分離法では拡散層耐圧が低い。こ
の耐圧は拡散層がＬＯＣＯＳ下部のチャネルストッパ領
域に接近しているためであり、本発明によればチャネル
ストッパ領域の影響を受けず耐圧を向上させることがで
きる。
【００２８】第２に、図１７に示すように従来の構造に
対して本発明による構造ではチャネル幅の狭い領域ま
で、しきい値の上昇は見られない。このことは、本発明
の構造によれば微細領域でも加工ばらつきの影響を受け
ないＭＯＳトランジスタを可能にするものである。
対して本発明による構造ではチャネル幅の狭い領域ま
で、しきい値の上昇は見られない。このことは、本発明
の構造によれば微細領域でも加工ばらつきの影響を受け
ないＭＯＳトランジスタを可能にするものである。
【００２９】また、図１８に示すように従来構造では素
子分離領域の影響を受けＩ−Ｖ特性にキンクが生じるの
に対して、本発明によれば直線的なＩ−Ｖ特性を得るこ
とができる。
子分離領域の影響を受けＩ−Ｖ特性にキンクが生じるの
に対して、本発明によれば直線的なＩ−Ｖ特性を得るこ
とができる。
【００３０】
【発明の実施の形態】 （第１の実施例）本発明の第１実施例を図１，図２及
び、図５から図９を用いて説明する。本実施例は、本発
明をＮチャネル型ＭＯＳプロセスに適用した場合につい
て述べる。
び、図５から図９を用いて説明する。本実施例は、本発
明をＮチャネル型ＭＯＳプロセスに適用した場合につい
て述べる。
【００３１】図５はＮチャネル型ＭＯＳトランジスタを
用いた半導体装置の平面図、図１および図６から図８は
図５中のＡ−Ａ′断面、図４，図９は図５中のＢ−Ｂ′
断面を示している。
用いた半導体装置の平面図、図１および図６から図８は
図５中のＡ−Ａ′断面、図４，図９は図５中のＢ−Ｂ′
断面を示している。
【００３２】まず図５を用いてＮチャネル型ＭＯＳトラ
ンジスタのレイアウトを説明する。ＭＯＳトランジスタ
はＰ型半導体基板上に配置された活性領域２０中に形成
され、この活性領域２０の周囲を素子分離領域により分
離している。活性領域２０は、ゲート電極２４を境にし
てソース及びドレイン拡散層が形成されており、それぞ
れ、コンタクトホール２１を介して金属配線２２に接続
されている。また、ゲート電極２４もゲート電極２３と
電気的に導通がとられコンタクトホール２１を介して金
属配線２２に接続されている。ここでは示していないが
金属配線によって他のＭＯＳトランジスタへ接続するこ
とができる。
ンジスタのレイアウトを説明する。ＭＯＳトランジスタ
はＰ型半導体基板上に配置された活性領域２０中に形成
され、この活性領域２０の周囲を素子分離領域により分
離している。活性領域２０は、ゲート電極２４を境にし
てソース及びドレイン拡散層が形成されており、それぞ
れ、コンタクトホール２１を介して金属配線２２に接続
されている。また、ゲート電極２４もゲート電極２３と
電気的に導通がとられコンタクトホール２１を介して金
属配線２２に接続されている。ここでは示していないが
金属配線によって他のＭＯＳトランジスタへ接続するこ
とができる。
【００３３】次に、本発明によるプロセスフローを説明
する。図６のｐ型半導体基板１上に８５０℃のＨ2Ｏ2雰
囲気により２０ｎｍの厚さの犠牲酸化（図中には記載せ
ず）を行った後、Ｐ型半導体基板１に犠牲酸化膜を介し
てＢＦ2 イオンを６０ｋｅＶのエネルギで４×１０12／
cm2 注入する。次に、犠牲酸化膜をウエットエッチング
により除去した後、８５０℃のＨ2Ｏ2雰囲気中で２０ｎ
ｍの厚さのゲート酸化膜２を形成し、上部にゲート電極
材料となるノンドープポリシリコン膜３を １５０ｎ
ｍ、及びＳｉ3Ｎ4膜１４を１００ｎｍ順次形成する。次
に、公知のホトエッチング工程を用いポリシリコン膜３
及びＳｉ3Ｎ4膜１４を図５に示した活性領域２０となる
よう加工を行う。
する。図６のｐ型半導体基板１上に８５０℃のＨ2Ｏ2雰
囲気により２０ｎｍの厚さの犠牲酸化（図中には記載せ
ず）を行った後、Ｐ型半導体基板１に犠牲酸化膜を介し
てＢＦ2 イオンを６０ｋｅＶのエネルギで４×１０12／
cm2 注入する。次に、犠牲酸化膜をウエットエッチング
により除去した後、８５０℃のＨ2Ｏ2雰囲気中で２０ｎ
ｍの厚さのゲート酸化膜２を形成し、上部にゲート電極
材料となるノンドープポリシリコン膜３を １５０ｎ
ｍ、及びＳｉ3Ｎ4膜１４を１００ｎｍ順次形成する。次
に、公知のホトエッチング工程を用いポリシリコン膜３
及びＳｉ3Ｎ4膜１４を図５に示した活性領域２０となる
よう加工を行う。
【００３４】その後、Ｓｉ3Ｎ4膜１５を全面に形成す
る。そして、ポリシリコン膜３及び上部Ｓｉ3Ｎ4膜１４
の側面にＳｉ3Ｎ4膜１５を残すよう異方性ドライエッチ
ングを行う。
る。そして、ポリシリコン膜３及び上部Ｓｉ3Ｎ4膜１４
の側面にＳｉ3Ｎ4膜１５を残すよう異方性ドライエッチ
ングを行う。
【００３５】次に、図７に示すように素子分離領域にＢ
Ｆ2 イオンを６０ｋｅＶのエネルギで５×１０13／cm2
イオン打ち込みを行いチャネルストッパ層４を形成す
る。その後、１０００℃のＨ2Ｏ2雰囲気中で４００ｎｍ
の熱酸化膜５を形成する。さらに、ポリシリコン膜３の
上部及び側面のＳｉ3Ｎ4膜１４，１５を熱リン酸を用い
除去する。
Ｆ2 イオンを６０ｋｅＶのエネルギで５×１０13／cm2
イオン打ち込みを行いチャネルストッパ層４を形成す
る。その後、１０００℃のＨ2Ｏ2雰囲気中で４００ｎｍ
の熱酸化膜５を形成する。さらに、ポリシリコン膜３の
上部及び側面のＳｉ3Ｎ4膜１４，１５を熱リン酸を用い
除去する。
【００３６】続いて、図８に示すように全面にＣＶＤ酸
化膜６を被着させた後、異方性のドライエッチングを行
い平坦部のＣＶＤ酸化膜６を除去する。このとき、ポリ
シリコン膜３上部にはＣＶＤ酸化膜６は存在しないがポ
リシリコン膜３と熱酸化膜の間にはＣＶＤ酸化膜６が残
る。次に、１００ｎｍのポリシリコン膜７を被着させ
る。ポリシリコン膜７はドープドポリシリコン膜を用い
リン濃度は３×１０20／cm3 である。
化膜６を被着させた後、異方性のドライエッチングを行
い平坦部のＣＶＤ酸化膜６を除去する。このとき、ポリ
シリコン膜３上部にはＣＶＤ酸化膜６は存在しないがポ
リシリコン膜３と熱酸化膜の間にはＣＶＤ酸化膜６が残
る。次に、１００ｎｍのポリシリコン膜７を被着させ
る。ポリシリコン膜７はドープドポリシリコン膜を用い
リン濃度は３×１０20／cm3 である。
【００３７】その後、ホトエッチングによりチャネル幅
方向はポリシリコン膜３を覆うようにポリシリコン膜７
を加工するとともに、図９に示すチャネル長方向では、
ポリシリコン膜７及び、ポリシリコン膜３をゲート電極
となるよう加工する。このとき、熱酸化膜５上のポリシ
リコン膜７はゲート配線として用いることができる。上
記のポリシリコン膜３，７のエッチングでは、ポリシリ
コン膜と酸化膜のエッチング比を充分大きくとっている
ため、ポリシリコン膜３側面にあるＣＶＤ絶縁膜６はエ
ッチングされずに残る。このため熱酸化膜５とゲート電
極３，７とがオフセットされた形状が得られる。
方向はポリシリコン膜３を覆うようにポリシリコン膜７
を加工するとともに、図９に示すチャネル長方向では、
ポリシリコン膜７及び、ポリシリコン膜３をゲート電極
となるよう加工する。このとき、熱酸化膜５上のポリシ
リコン膜７はゲート配線として用いることができる。上
記のポリシリコン膜３，７のエッチングでは、ポリシリ
コン膜と酸化膜のエッチング比を充分大きくとっている
ため、ポリシリコン膜３側面にあるＣＶＤ絶縁膜６はエ
ッチングされずに残る。このため熱酸化膜５とゲート電
極３，７とがオフセットされた形状が得られる。
【００３８】その後、ＬＤＤ構造を形成するためＮ型低
濃度拡散層１１となるようＰ型半導体基板１にリンを３
０ｋｅＶのエネルギで５×１０13／cm2 注入する。
濃度拡散層１１となるようＰ型半導体基板１にリンを３
０ｋｅＶのエネルギで５×１０13／cm2 注入する。
【００３９】続いて、図４に示すように、ＣＶＤ酸化膜
１０を全面に被着した後、異方性のドライエッチングに
より、ポリシリコン膜側面を保護するよう加工する。次
に、Ｐ型半導体基板１に砒素を４０ｋｅＶのエネルギで
５×１０15／cm2 注入し、さらに１％酸素希釈による９
００℃のアニールを行うことによりＮ型高濃度拡散層１
２を形成する。
１０を全面に被着した後、異方性のドライエッチングに
より、ポリシリコン膜側面を保護するよう加工する。次
に、Ｐ型半導体基板１に砒素を４０ｋｅＶのエネルギで
５×１０15／cm2 注入し、さらに１％酸素希釈による９
００℃のアニールを行うことによりＮ型高濃度拡散層１
２を形成する。
【００４０】以降、従来と同様、パシベーション工程，
コンタクト形成工程，メタル配線工程を経てＭＯＳトラ
ンジスタを得る。
コンタクト形成工程，メタル配線工程を経てＭＯＳトラ
ンジスタを得る。
【００４１】ここで、実施例ではＳｉ3Ｎ4膜１５を直接
Ｐ型半導体基板上に形成しているが、Ｓｉ3Ｎ4膜１５の
形成の前に少なくとも１０ｎｍ以下の膜厚を有する酸化
膜をシリコン基板上及びポリシリコン膜３側面に形成し
ても所定の形状を得ることができる。
Ｐ型半導体基板上に形成しているが、Ｓｉ3Ｎ4膜１５の
形成の前に少なくとも１０ｎｍ以下の膜厚を有する酸化
膜をシリコン基板上及びポリシリコン膜３側面に形成し
ても所定の形状を得ることができる。
【００４２】また、熱酸化膜５形成後のＳｉ3Ｎ4膜１
４，１５の除去には熱リン酸を用いたが、異方性或いは
等方性のドライエッチングによっても所定の加工を実現
できる。
４，１５の除去には熱リン酸を用いたが、異方性或いは
等方性のドライエッチングによっても所定の加工を実現
できる。
【００４３】ポリシリコン膜７のリン濃度は３×１０20
／cm3 としているが、少なくとも１×１０20／cm3 以上
の高濃度であればよい。
／cm3 としているが、少なくとも１×１０20／cm3 以上
の高濃度であればよい。
【００４４】（第２の実施例）本発明の第２の実施例を
図１９から図２４を用いて説明する。この実施例は、第
１の実施例で用いた素子分離領域とゲート電極との間の
ＣＶＤ絶縁膜の膜構造が異なる。上の実施例と同様にＮ
チャネル型ＭＯＳプロセスに適用した場合について述べ
る。ここで、平面構造は図５に示した実施例と同様であ
り説明は省略する。図１９から図２１，図２３は図５中
のＡ−Ａ′断面、図２２，図２４は図５中のＢ−Ｂ′断
面を示している。
図１９から図２４を用いて説明する。この実施例は、第
１の実施例で用いた素子分離領域とゲート電極との間の
ＣＶＤ絶縁膜の膜構造が異なる。上の実施例と同様にＮ
チャネル型ＭＯＳプロセスに適用した場合について述べ
る。ここで、平面構造は図５に示した実施例と同様であ
り説明は省略する。図１９から図２１，図２３は図５中
のＡ−Ａ′断面、図２２，図２４は図５中のＢ−Ｂ′断
面を示している。
【００４５】本発明によるプロセスフローは、まず図１
９に示すように第１の実施例と同様に、Ｐ型半導体基板
１上に８５０℃のＨ2Ｏ2雰囲気により２０ｎｍの厚さの
犠牲酸化膜（図中には記載せず）を形成した後、Ｐ型半
導体基板１に犠牲酸化膜を介してＢＦ2 イオンを６０ｋ
ｅＶのエネルギで４×１０12／cm2 注入する。次に、犠
牲酸化膜除去を行った後、８５０ＣのＨ2Ｏ2雰囲気中で
２０ｎｍのゲート酸化膜２を形成し、上部にゲート電極
材料のノンドープポリシリコン膜３を１５０ｎｍ，絶縁
膜のＳｉ3Ｎ4膜１４を１００ｎｍ順次形成する。
９に示すように第１の実施例と同様に、Ｐ型半導体基板
１上に８５０℃のＨ2Ｏ2雰囲気により２０ｎｍの厚さの
犠牲酸化膜（図中には記載せず）を形成した後、Ｐ型半
導体基板１に犠牲酸化膜を介してＢＦ2 イオンを６０ｋ
ｅＶのエネルギで４×１０12／cm2 注入する。次に、犠
牲酸化膜除去を行った後、８５０ＣのＨ2Ｏ2雰囲気中で
２０ｎｍのゲート酸化膜２を形成し、上部にゲート電極
材料のノンドープポリシリコン膜３を１５０ｎｍ，絶縁
膜のＳｉ3Ｎ4膜１４を１００ｎｍ順次形成する。
【００４６】次に、活性領域部分に上記ポリシリコン膜
３及びＳｉ3Ｎ4膜１４を残すように公知のホトエッチン
グ工程により加工を行う。
３及びＳｉ3Ｎ4膜１４を残すように公知のホトエッチン
グ工程により加工を行う。
【００４７】その後、Ｓｉ3Ｎ4絶縁膜１７とＣＶＤ酸化
膜１６をそれぞれ２０ｎｍ，３００ｎｍ被着させる。そ
して、ポリシリコン膜３及びＳi3Ｎ4膜１４の側面にＳi
3Ｎ4絶縁膜１７及びＣＶＤ酸化膜１６を残すよう異方性
ドライエッチングを行う。
膜１６をそれぞれ２０ｎｍ，３００ｎｍ被着させる。そ
して、ポリシリコン膜３及びＳi3Ｎ4膜１４の側面にＳi
3Ｎ4絶縁膜１７及びＣＶＤ酸化膜１６を残すよう異方性
ドライエッチングを行う。
【００４８】次に図２０に示すように第１の実施例と同
様にチャネルストッパ層４及び素子分離用熱酸化膜５を
形成する。その後、ゲート電極上面のＳｉ3Ｎ4膜１４を
ドライエッチングにより除去する。
様にチャネルストッパ層４及び素子分離用熱酸化膜５を
形成する。その後、ゲート電極上面のＳｉ3Ｎ4膜１４を
ドライエッチングにより除去する。
【００４９】続いて、図２１に示すように１００ｎｍの
ポリシリコン膜７を被着させる。ポリシリコン膜７はド
ープトポリシリコン膜を用いリン濃度は３×１０20／cm
3 である。その後、ホトエッチングによりチャネル幅方
向はポリシリコン膜３を覆うようにポリシリコン膜７を
加工するとともに、図２２に示すチャネル長方向では、
ポリシリコン膜７及び、ポリシリコン膜３をゲート電極
となるよう加工する。
ポリシリコン膜７を被着させる。ポリシリコン膜７はド
ープトポリシリコン膜を用いリン濃度は３×１０20／cm
3 である。その後、ホトエッチングによりチャネル幅方
向はポリシリコン膜３を覆うようにポリシリコン膜７を
加工するとともに、図２２に示すチャネル長方向では、
ポリシリコン膜７及び、ポリシリコン膜３をゲート電極
となるよう加工する。
【００５０】このとき、熱酸化膜５上のポリシリコン膜
７はゲート配線として用いることができる。ここで、ポ
リシリコン膜３，７のエッチングでは、ポリシリコン膜
と酸化膜のエッチング比を充分大きくとっているため、
ポリシリコン膜３側面にあるＣＶＤ絶縁膜６はエッチン
グされずに残る。このため熱酸化膜５とゲート電極３，
７とがオフセットされた形状が得られる。
７はゲート配線として用いることができる。ここで、ポ
リシリコン膜３，７のエッチングでは、ポリシリコン膜
と酸化膜のエッチング比を充分大きくとっているため、
ポリシリコン膜３側面にあるＣＶＤ絶縁膜６はエッチン
グされずに残る。このため熱酸化膜５とゲート電極３，
７とがオフセットされた形状が得られる。
【００５１】その後、ＬＤＤ構造を形成するためＮ型低
濃度拡散層１１となるように、Ｐ型半導体基板１にリン
を３０ｋｅＶのエネルギで５×１０13／cm2 注入する。
濃度拡散層１１となるように、Ｐ型半導体基板１にリン
を３０ｋｅＶのエネルギで５×１０13／cm2 注入する。
【００５２】続いて、図２４に示すようにＣＶＤ酸化膜
１０を形成した後、異方性のドライエッチングにより、
ポリシリコン膜側面を保護するよう加工する。次に、Ｐ
型半導体基板１に砒素を４０ｋｅＶのエネルギで５×１
０15／cm2 注入し、さらに１％酸素希釈による９００℃
のアニールを行うことによりＮ型高濃度拡散層１２を形
成する。
１０を形成した後、異方性のドライエッチングにより、
ポリシリコン膜側面を保護するよう加工する。次に、Ｐ
型半導体基板１に砒素を４０ｋｅＶのエネルギで５×１
０15／cm2 注入し、さらに１％酸素希釈による９００℃
のアニールを行うことによりＮ型高濃度拡散層１２を形
成する。
【００５３】以降、実施例と同様、パシベーション工
程，コンタクト形成工程，メタル配線工程を経て図２３
及び図２４に示すＭＯＳトランジスタを得る。
程，コンタクト形成工程，メタル配線工程を経て図２３
及び図２４に示すＭＯＳトランジスタを得る。
【００５４】ここで、本実施例ではＳｉ3Ｎ4膜１７を直
接Ｐ型半導体基板上に形成しているが、Ｓｉ3Ｎ4膜１７
の形成の前に少なくとも１０ｎｍ以下の膜厚を有する酸
化膜をシリコン基板上及びポリシリコン膜３側面に形成
しても所定の形状を得ることができる。
接Ｐ型半導体基板上に形成しているが、Ｓｉ3Ｎ4膜１７
の形成の前に少なくとも１０ｎｍ以下の膜厚を有する酸
化膜をシリコン基板上及びポリシリコン膜３側面に形成
しても所定の形状を得ることができる。
【００５５】第２のポリシリコン膜７のリン濃度は３×
１０20／cm3 としているが、少なくとも１×１０20／cm
3 以上の高濃度であればよい。
１０20／cm3 としているが、少なくとも１×１０20／cm
3 以上の高濃度であればよい。
【００５６】
【発明の効果】本発明によれば、ＭＯＳトランジスタの
ゲート電極及び拡散層領域と素子分離領域との間にＣＶ
Ｄ絶縁膜からなるサイドウォールを設けることによっ
て、微細領域でのＭＯＳトランジスタのしきい値の安定
化を実現するとともに、素子分離端部での拡散層耐圧の
低下を防止することができる。
ゲート電極及び拡散層領域と素子分離領域との間にＣＶ
Ｄ絶縁膜からなるサイドウォールを設けることによっ
て、微細領域でのＭＯＳトランジスタのしきい値の安定
化を実現するとともに、素子分離端部での拡散層耐圧の
低下を防止することができる。
【図１】本発明の半導体装置に用いられるＭＯＳトラン
ジスタのチャネル幅方向の断面図。
ジスタのチャネル幅方向の断面図。
【図２】本発明の半導体装置に用いられるＭＯＳトラン
ジスタのチャネル長方向の断面図。
ジスタのチャネル長方向の断面図。
【図３】従来の半導体装置に用いられるＭＯＳトランジ
スタのチャネル幅方向の断面図。
スタのチャネル幅方向の断面図。
【図４】従来の半導体装置に用いられるＭＯＳトランジ
スタのチャネル長方向の断面図。
スタのチャネル長方向の断面図。
【図５】本発明の一実施例のＭＯＳトランジスタの平面
図。
図。
【図６】本発明の半導体装置の製造工程を示すチャネル
幅方向の断面図。
幅方向の断面図。
【図７】本発明の半導体装置の製造工程を示すチャネル
幅方向の断面図。
幅方向の断面図。
【図８】本発明の半導体装置の製造工程を示すチャネル
幅方向の断面図。
幅方向の断面図。
【図９】本発明の半導体装置の製造工程を示すチャネル
幅方向の断面図。
幅方向の断面図。
【図１０】従来例の半導体装置の製造工程を示すチャネ
ル幅方向の断面図。
ル幅方向の断面図。
【図１１】従来例の半導体装置の製造工程を示すチャネ
ル幅方向の断面図。
ル幅方向の断面図。
【図１２】従来例の半導体装置の製造工程を示すチャネ
ル幅方向の断面図。
ル幅方向の断面図。
【図１３】従来例の半導体装置の製造工程を示すチャネ
ル長方向の断面図。
ル長方向の断面図。
【図１４】従来例の半導体装置の製造工程を示すチャネ
ル長方向の断面図。
ル長方向の断面図。
【図１５】従来例の一実施例のＭＯＳトランジスタの平
面図。
面図。
【図１６】本発明による効果の説明図。
【図１７】本発明による効果の説明図。
【図１８】本発明による効果の説明図。
【図１９】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２０】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２１】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２２】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２３】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
【図２４】本発明の第二実施例におけるＭＯＳトランジ
スタの製造工程を示す断面図。
スタの製造工程を示す断面図。
１…Ｐ型半導体基板、２…ゲート絶縁膜、３…ポリシリ
コン膜、４…チャネルストッパ層、５…酸化膜、６…Ｃ
ＶＤ酸化膜、７…ポリシリコン膜、８…絶縁膜、９…金
属配線。
コン膜、４…チャネルストッパ層、５…酸化膜、６…Ｃ
ＶＤ酸化膜、７…ポリシリコン膜、８…絶縁膜、９…金
属配線。
Claims (7)
- 【請求項１】第１導電型の半導体基板にゲート絶縁膜を
介して形成されたゲート電極と、前記半導体基板内に設
けられ隔絶された第２導電型のソース，ドレイン領域か
らなるＭＯＳトランジスタを含む半導体装置において、
該ＭＯＳトランジスタ間の素子分離は絶縁膜を含む物質
で構成され、前記ＭＯＳトランジスタの前記ゲート電極
直下に複数種類の膜厚を有するゲート絶縁膜を備え、膜
厚の厚いゲート絶縁膜が、膜厚の薄いゲート絶縁膜より
素子分離絶縁膜側に形成されていることを特徴とする半
導体装置。 - 【請求項２】第１導電型の半導体基板にゲート絶縁膜を
介して形成されたゲート電極と、前記半導体基板内に設
けられ隔絶された第２導電型のソース，ドレイン領域か
らなるＭＯＳトランジスタを含む半導体装置において、
該ＭＯＳトランジスタ間の素子分離は絶縁膜を含む物質
で構成され、素子分離絶縁膜は、ソース，ドレイン拡散
層領域と直接接しないことを特徴とする半導体装置。 - 【請求項３】請求項１において、前記ＭＯＳトランジス
タの前記ゲート電極下に配置された膜厚の厚い絶縁膜が
ＣＶＤ(Chemical Vapor Deposition）法により形成され
ている半導体装置。 - 【請求項４】請求項１，２または３において、前記ＭＯ
Ｓトランジスタの前記ゲート電極は異なる２層のゲート
電極材料が電気的に接続され、下層のゲート電極材料に
よりＭＯＳトランジスタのチャネル幅が規定され、該下
層ゲート電極のゲート絶縁膜の膜厚は均一である半導体
装置。 - 【請求項５】請求項１，２，３または４において、前記
ＭＯＳトランジスタの素子分離は熱酸化膜を含み、ゲー
ト絶縁膜上に配置されたゲート電極及びソース，ドレイ
ン拡散層領域と素子分離熱酸化膜との間の物質は、素子
分離の熱酸化膜とは異なる工程で形成されている半導体
装置。 - 【請求項６】第１導電型の半導体基板にゲート絶縁膜を
介して形成されたゲート電極と、前記ゲート電極下部の
半導体基板内に設けられた第２導電型のソース，ドレイ
ン領域からなるＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ間に設けられた素子分離絶縁膜を備えた半導体
装置の製造方法において、素子分離絶縁膜をゲート絶縁
膜を形成した後に形成することを特徴とする半導体装置
の製造方法。 - 【請求項７】第１導電型の半導体基板にゲート絶縁膜を
介して形成されたゲート電極と、前記ゲート電極下部の
半導体基板内に設けられた第２導電型のソース，ドレイ
ン領域からなるＭＯＳトランジスタを備えた半導体装置
の製造方法において、前記第１導電型の半導体基板に前
記ＭＯＳトランジスタの前記ゲート絶縁膜を形成する工
程と、全面に第１のゲート電極材料およびＳｉ3Ｎ4膜を
含む第１の絶縁膜を被着する工程と、素子分離領域の前
記第１のゲート電極材料および前記第１の絶縁膜を除去
する工程と、全面に前記Ｓｉ3Ｎ4膜を含む第２の絶縁膜
を形成する工程と、異方性のドライエッチングにより前
記第２の絶縁膜を前記第１のゲート電極材料及び前記第
１の絶縁膜の側壁にのみ残す工程と、前記第１導電型半
導体基板の表面に、第１導電型のイオン打ち込みを行う
工程と、前記第１導電型半導体基板の表面上に熱酸化膜
からなる素子分離領域を形成する工程と、前記第１ゲー
ト電極の上部及び側面分の前記第１及び第２の絶縁膜を
除去する工程と、ＣＶＤ酸化膜を全面に形成する工程
と、異方性のドライエッチングにより前記ＣＶＤ酸化膜
を前記第１のゲート電極と前記素子分離領域との間にの
み残す工程と、第２のゲート電極材料を全面に形成する
工程と、前記第１のゲート電極および前記第２のゲート
電極材料を前記ＭＯＳトランジスタのゲート電極となる
よう加工する工程と、前記第１導電型半導体基板の表面
上にイオン打ち込みにより前記第２導電型のソース，前
記ドレイン領域を形成する工程を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19729396A JPH1041507A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19729396A JPH1041507A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041507A true JPH1041507A (ja) | 1998-02-13 |
Family
ID=16372060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19729396A Pending JPH1041507A (ja) | 1996-07-26 | 1996-07-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041507A (ja) |
-
1996
- 1996-07-26 JP JP19729396A patent/JPH1041507A/ja active Pending
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