JPS6178206A - 位相同期回路装置 - Google Patents
位相同期回路装置Info
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- JPS6178206A JPS6178206A JP59199375A JP19937584A JPS6178206A JP S6178206 A JPS6178206 A JP S6178206A JP 59199375 A JP59199375 A JP 59199375A JP 19937584 A JP19937584 A JP 19937584A JP S6178206 A JPS6178206 A JP S6178206A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、位相同期回路装置に関し、例えばＡＭステレ
オデコーダ回路装置等に使用され、入力信号を同期検波
するための同期信号の位相誤差を同期検波出力を用いる
ことにより軽減した位相同期回路装置に関する。
オデコーダ回路装置等に使用され、入力信号を同期検波
するための同期信号の位相誤差を同期検波出力を用いる
ことにより軽減した位相同期回路装置に関する。
（従来技術）
第３図は、一般的なＡＭステレオデコーダ回路を示す。
同図の回路は、位相比較器１とローｉ＜’スフィルタ２
と電圧制御発振器３とを有するＰＬＬ回路部、０°同期
検波回路５．９０’同期検波回路６、そしてマトリクス
部７を具備する。
と電圧制御発振器３とを有するＰＬＬ回路部、０°同期
検波回路５．９０’同期検波回路６、そしてマトリクス
部７を具備する。
第３図の回路においては、図示しないチューナ部から入
力される中間周波信号のよりな入力信号ＩＮがＰＬＬ回
路部の位相比較器１に印加され、該入力信号ＩＮに同期
した出力信号ａおよびｂが生成される。出力信号ａは入
力信号ＩＮと略９０’の位相差を有する信号であり、出
力信号すは入力信号ＩＮとほぼ同相の信号である。この
ような各出力信号ａおよびｂがそれぞれ９００同期検波
回路６および０°同期検波回路５に印加され入力信号Ｉ
Ｎをそれぞれの位相で同期検波する。００同期検波回路
５からは左右チャネルの和信号Ｌ＋Ｒが出力され９０’
同期検波回路６からは左右チャネルの差信号Ｌ−Ｒが出
力される。そして、マトリクス部７においてこれらの和
信号Ｌ−１−Ｒおよび差信号Ｌ−Ｒから左チヤネル出力
信号りおよび右チヤネル出力信号Ｒが生成され出力され
る。
力される中間周波信号のよりな入力信号ＩＮがＰＬＬ回
路部の位相比較器１に印加され、該入力信号ＩＮに同期
した出力信号ａおよびｂが生成される。出力信号ａは入
力信号ＩＮと略９０’の位相差を有する信号であり、出
力信号すは入力信号ＩＮとほぼ同相の信号である。この
ような各出力信号ａおよびｂがそれぞれ９００同期検波
回路６および０°同期検波回路５に印加され入力信号Ｉ
Ｎをそれぞれの位相で同期検波する。００同期検波回路
５からは左右チャネルの和信号Ｌ＋Ｒが出力され９０’
同期検波回路６からは左右チャネルの差信号Ｌ−Ｒが出
力される。そして、マトリクス部７においてこれらの和
信号Ｌ−１−Ｒおよび差信号Ｌ−Ｒから左チヤネル出力
信号りおよび右チヤネル出力信号Ｒが生成され出力され
る。
ところで、第３図の回路においては、出力信号ａおよび
ｂがそれぞれ入力信号ＩＮに対して正しく９０°および
Ｏｏの位相差を有していない場合には各同期検波回路５
および６の出力信号のレベルに誤差を生じチャネル間セ
パレーションが悪化する。
ｂがそれぞれ入力信号ＩＮに対して正しく９０°および
Ｏｏの位相差を有していない場合には各同期検波回路５
および６の出力信号のレベルに誤差を生じチャネル間セ
パレーションが悪化する。
ところが、一般にＰＬＬ回路における位相比較器は応答
を遅くする必要性のため微少電流で動作するように構成
されてお９、一方各同期検波回路５および６は比較的太
き々電流で高速動作を行なうように設計されている。こ
のため、各同期検波回路と位相比較器との動作条件が一
致せず位相誤差を生じ、上述のようにチャネルセパレー
ションカ悪化するという不都合があった。
を遅くする必要性のため微少電流で動作するように構成
されてお９、一方各同期検波回路５および６は比較的太
き々電流で高速動作を行なうように設計されている。こ
のため、各同期検波回路と位相比較器との動作条件が一
致せず位相誤差を生じ、上述のようにチャネルセパレー
ションカ悪化するという不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、ＡＭス
テレオデコーダ回路等に用いられる位相同期回路におい
て、同期検波回路の出力に基づき位相比較器の動作条件
を調節するという構想に基づき、位相同期回路から出力
される各同期信号の位相誤差を軽減し、ＡＭステレオデ
コーダ回路におけるチャネルセノぐレーションを改善す
ることを目的とする。
テレオデコーダ回路等に用いられる位相同期回路におい
て、同期検波回路の出力に基づき位相比較器の動作条件
を調節するという構想に基づき、位相同期回路から出力
される各同期信号の位相誤差を軽減し、ＡＭステレオデ
コーダ回路におけるチャネルセノぐレーションを改善す
ることを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため本発明によれば、入力信号
と出力信号との位相差に応じた信号を出力する位相比較
器と位相比較器の出力信号に応じた周波数で発振を行な
う電圧制御発振器とを有する位相同期回路部、該位相同
期回路部から出力され入力信号と略９０°の位相差を有
する出力信号により入力信号を同期検波する同期検波回
路、および該同期検波回路の出力の直流成分がゼロとな
るように前記位相比較器の出力をオフセットする制御部
を具備することを特徴とする位相同期回路装置が提供さ
れる。
と出力信号との位相差に応じた信号を出力する位相比較
器と位相比較器の出力信号に応じた周波数で発振を行な
う電圧制御発振器とを有する位相同期回路部、該位相同
期回路部から出力され入力信号と略９０°の位相差を有
する出力信号により入力信号を同期検波する同期検波回
路、および該同期検波回路の出力の直流成分がゼロとな
るように前記位相比較器の出力をオフセットする制御部
を具備することを特徴とする位相同期回路装置が提供さ
れる。
（作 用）
９０°同期検波回路の出力は位相誤差がゼロの場合には
直流成分もゼロとなる。逆に、位相誤差がある場合には
その誤差に応じた直流成分が出力される。したがって、
９０°同期検波回路の出力に°よって位相比較器の出力
をオフセットさせ、９０°同期検波回路出力の直流成分
がゼロになるようにＰＬＬ回路を制御することにより位
相誤差をゼロとすることが可能になる。
直流成分もゼロとなる。逆に、位相誤差がある場合には
その誤差に応じた直流成分が出力される。したがって、
９０°同期検波回路の出力に°よって位相比較器の出力
をオフセットさせ、９０°同期検波回路出力の直流成分
がゼロになるようにＰＬＬ回路を制御することにより位
相誤差をゼロとすることが可能になる。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わるＰＬＬ回路装置を
部分的に示すものである。同図においては、９０°同期
検波回路６と、位相比較器１と、制御部８を構成する差
動増幅器とが示されている。９０’同期検波回路６はト
ランジスタＱ１ ｒ Ｑｔ ＋・・・。
部分的に示すものである。同図においては、９０°同期
検波回路６と、位相比較器１と、制御部８を構成する差
動増幅器とが示されている。９０’同期検波回路６はト
ランジスタＱ１ ｒ Ｑｔ ＋・・・。
Ｑｙ、抵抗Ｒｔ 、 Ｒ２、Ｒｓ 、そしてコンデン
サＣ１を具備する。トランジスタＱ＋ 、Ｑｉのエミ
ッタは共通接続されトランジスタＱ、のコレクタに接続
され、トランジスタＱｓ＝Ｑ４のエミッタも共通接続さ
れてトランジスタＱ、のコレクタに接続されている。ト
ランジスタＱｓ 、Ｑｓのエミッタは共通接続されて
トランジスタＱ、のコレクりに接続されている。トラン
ジスタＱ、およびＱ６のペース間には例えば中間周波信
号等の入力信号ＩＮが印加されている。トランジスタＱ
、およびＱ４のペースは共通接続され、またトランジス
タＱ、およびＱ、のペースも共通接続されている。そし
てこれらの共通接続されたペース間は電圧制御発振器Ｖ
ＣＯからの９０°クロック信号ａが印加されている。ト
ランジスタＱ１ 、Ｑｍのコレクタが共通接続され抵抗
Ｒ８を介して電源ｖＣｃに接続され、またトランジスタ
Ｑ２およびＱ４のコレクタも共通接続され抵抗Ｒ８を介
して電源ｖｃｃに接続されている。なお抵抗Ｒ，と並列
接続されたコンデンサＣ工は入力信号ＩＮに含まれる例
えば４５０ ｋＨｚの高周波成分を減衰させるものであ
る。
サＣ１を具備する。トランジスタＱ＋ 、Ｑｉのエミ
ッタは共通接続されトランジスタＱ、のコレクタに接続
され、トランジスタＱｓ＝Ｑ４のエミッタも共通接続さ
れてトランジスタＱ、のコレクタに接続されている。ト
ランジスタＱｓ 、Ｑｓのエミッタは共通接続されて
トランジスタＱ、のコレクりに接続されている。トラン
ジスタＱ、およびＱ６のペース間には例えば中間周波信
号等の入力信号ＩＮが印加されている。トランジスタＱ
、およびＱ４のペースは共通接続され、またトランジス
タＱ、およびＱ、のペースも共通接続されている。そし
てこれらの共通接続されたペース間は電圧制御発振器Ｖ
ＣＯからの９０°クロック信号ａが印加されている。ト
ランジスタＱ１ 、Ｑｍのコレクタが共通接続され抵抗
Ｒ８を介して電源ｖＣｃに接続され、またトランジスタ
Ｑ２およびＱ４のコレクタも共通接続され抵抗Ｒ８を介
して電源ｖｃｃに接続されている。なお抵抗Ｒ，と並列
接続されたコンデンサＣ工は入力信号ＩＮに含まれる例
えば４５０ ｋＨｚの高周波成分を減衰させるものであ
る。
位相比較器１も９０°同期検波回路６と同様の構成を有
しておシ、トランジスタＱ１゜、Ｑ□３．・・・。
しておシ、トランジスタＱ１゜、Ｑ□３．・・・。
Ｑｌいおよび抵抗Ｒ２を有している。但し、トランジス
タＱｌ！およびＱ工、の共通接続されたコレクタと電源
■ｃｃとの間、およびトランジスタＱ１８とＱｘｓの共
通接続されたコレクタと電源ｖｃｃとの間にはそれぞれ
ＰＮＰ型トランジスタＱ１゜および。１１が接ｒｆｃさ
れている。また、トランジスタ。１゜およびＱ ｔ ｔ
Ｉｄペースが共通接続されいわゆるカレントミラー回
路を構成している。トランジスタ。３．トＱ ｓ ｓ
（’） ヘ−” ｋ’ｔ−共通接続され、トランジスタ
。１３とＱｌ４のベースも共通接続され、これらの共通
接続されたベース間に電圧制御発振器ｖｃＯからの９０
°クロック信号が印加されている。１だ、トランジスタ
Ｑｓｔ 、Ｑよ、のエミッタが共通接続されて、トラン
ジスタＱ１．のコレクタに接続され、トランジスタＱ１
４１Ｑ１５のエミッタも共通接続されてトランジスタＱ
！７のコレクタに接続されている。そして、トランジス
タＱ＋ａとＱｌ−１のペース間に入力信号ＩＮが印加さ
れている。また、定電流回路用のトランジスタＱ１Ｂの
ペースおよび前述の９０’同期検波回路６における定電
流回路用トランジスタＱ、のベースには共に定電流用バ
イアス電圧ｖＢＢが印加されている。
タＱｌ！およびＱ工、の共通接続されたコレクタと電源
■ｃｃとの間、およびトランジスタＱ１８とＱｘｓの共
通接続されたコレクタと電源ｖｃｃとの間にはそれぞれ
ＰＮＰ型トランジスタＱ１゜および。１１が接ｒｆｃさ
れている。また、トランジスタ。１゜およびＱ ｔ ｔ
Ｉｄペースが共通接続されいわゆるカレントミラー回
路を構成している。トランジスタ。３．トＱ ｓ ｓ
（’） ヘ−” ｋ’ｔ−共通接続され、トランジスタ
。１３とＱｌ４のベースも共通接続され、これらの共通
接続されたベース間に電圧制御発振器ｖｃＯからの９０
°クロック信号が印加されている。１だ、トランジスタ
Ｑｓｔ 、Ｑよ、のエミッタが共通接続されて、トラン
ジスタＱ１．のコレクタに接続され、トランジスタＱ１
４１Ｑ１５のエミッタも共通接続されてトランジスタＱ
！７のコレクタに接続されている。そして、トランジス
タＱ＋ａとＱｌ−１のペース間に入力信号ＩＮが印加さ
れている。また、定電流回路用のトランジスタＱ１Ｂの
ペースおよび前述の９０’同期検波回路６における定電
流回路用トランジスタＱ、のベースには共に定電流用バ
イアス電圧ｖＢＢが印加されている。
このような位相比較器１の出力すなわちトランジスタＱ
１ｍおよびＱｌｍのコレクタは電圧制御発振器■ＣＯに
接続されるが、該出力とグランド間にはコンデンサＣ，
，Ｃ，および抵抗Ｒ８がらガるロノｅ、（フィルタ２が
接続されている。
１ｍおよびＱｌｍのコレクタは電圧制御発振器■ＣＯに
接続されるが、該出力とグランド間にはコンデンサＣ，
，Ｃ，および抵抗Ｒ８がらガるロノｅ、（フィルタ２が
接続されている。
さらに、第１図においては、本発明により９００同期検
波回路６と位相比較器１との間に制御部８が接続されて
いる。制御部８は、ＰＮＰ型トランジスタＱ８およびＱ
、と、これらのトランジスタＱ、およびＱ、の共通接続
されたエミッタと電源Ｖｃｅ間に接続された抵抗Ｒ６を
具備する差動増幅器を基本として構成されている。該差
動増幅器の−４の入力すなわちトランジスタＱ８のペー
スケ抵抗Ｒ４およびコンデンサＣ３からなるローノぞス
フィルタを介して９０’同期検波回路６の一方の出力に
接続され、また他方の入力すなわちトランジスタＱ、の
ペースは抵抗Ｒ６およびコンデンサＣ１からなるロー・
母スフィルタを介して９０’同期検波回路６の他方の出
力に接続されている。また、各トランジスタＱ６および
Ｑ、のコレクタはそれぞれ位相比較器１の出力端子に接
続されている。
波回路６と位相比較器１との間に制御部８が接続されて
いる。制御部８は、ＰＮＰ型トランジスタＱ８およびＱ
、と、これらのトランジスタＱ、およびＱ、の共通接続
されたエミッタと電源Ｖｃｅ間に接続された抵抗Ｒ６を
具備する差動増幅器を基本として構成されている。該差
動増幅器の−４の入力すなわちトランジスタＱ８のペー
スケ抵抗Ｒ４およびコンデンサＣ３からなるローノぞス
フィルタを介して９０’同期検波回路６の一方の出力に
接続され、また他方の入力すなわちトランジスタＱ、の
ペースは抵抗Ｒ６およびコンデンサＣ１からなるロー・
母スフィルタを介して９０’同期検波回路６の他方の出
力に接続されている。また、各トランジスタＱ６および
Ｑ、のコレクタはそれぞれ位相比較器１の出力端子に接
続されている。
第１図の回路においては、位相比較器１において、入力
信号ＩＮと電圧制御発振器ＶＣＯの出力クロ、り信号と
が周知の動作方式により掛算きれ、この掛算結果がトラ
ンジスタＱ＋３およびＱｌ５のコレクタからローパスフ
ィルタ２を介して電圧制御発振器■Ｃｏに制御電圧とし
て印加される。これにより、入力信号ＩＮに同期したク
ロック信号が生成される。そして、このよりなＰＬＬ回
路がクロックしている場合には位相比較器１の出力部に
おける電流工、とＩ、とがほぼ等しくなるように制御が
行なわれている。
信号ＩＮと電圧制御発振器ＶＣＯの出力クロ、り信号と
が周知の動作方式により掛算きれ、この掛算結果がトラ
ンジスタＱ＋３およびＱｌ５のコレクタからローパスフ
ィルタ２を介して電圧制御発振器■Ｃｏに制御電圧とし
て印加される。これにより、入力信号ＩＮに同期したク
ロック信号が生成される。そして、このよりなＰＬＬ回
路がクロックしている場合には位相比較器１の出力部に
おける電流工、とＩ、とがほぼ等しくなるように制御が
行なわれている。
一方、９０°同期検波回路６においては、このようにし
て得られた電圧制御発振器ＶＣＯの出力信号ａと入力信
号ＩＮとが掛算され、周知の態様で９０°同期検波が行
なわれる。そして、同期検波出力は例えば共通接続され
たトランジスタＱ、およびＱ４のコレクタから左右チャ
ネルの差信号Ｌ−Ｒとして出力される。
て得られた電圧制御発振器ＶＣＯの出力信号ａと入力信
号ＩＮとが掛算され、周知の態様で９０°同期検波が行
なわれる。そして、同期検波出力は例えば共通接続され
たトランジスタＱ、およびＱ４のコレクタから左右チャ
ネルの差信号Ｌ−Ｒとして出力される。
ところで、第１図の回路においては、通常位相比較器１
の定電流回路における抵抗Ｒ７が９００同期検波回路６
の定電流回路における抵抗Ｒ３よシもかなり大きな値に
設定される。これは、位相比較器の回路電流を微少化し
てその応答特性を遅くするためである。このため位相比
較器１と９００同期検波回路６とのバイアス電流Ｉ、お
よびＩ４が一致しなくなシ、すなわちバイアス電流Ｉ、
がＩ４よシかなシ大きく彦り、回路の動作条件が一致し
なくなる。
の定電流回路における抵抗Ｒ７が９００同期検波回路６
の定電流回路における抵抗Ｒ３よシもかなり大きな値に
設定される。これは、位相比較器の回路電流を微少化し
てその応答特性を遅くするためである。このため位相比
較器１と９００同期検波回路６とのバイアス電流Ｉ、お
よびＩ４が一致しなくなシ、すなわちバイアス電流Ｉ、
がＩ４よシかなシ大きく彦り、回路の動作条件が一致し
なくなる。
第２図（、）は、９０°同期検波回路６または位相比較
器１における入力信号ＩＮが印加されるトランジスタＱ
Ｂ ＋ Ｑｓ ＋ ＱＣｓ ＋ Ｑ＋ｙ等の部分を
パイ／母スした等価回路を示す。また、同図（ｂ）は各
部の波形を示す。
器１における入力信号ＩＮが印加されるトランジスタＱ
Ｂ ＋ Ｑｓ ＋ ＱＣｓ ＋ Ｑ＋ｙ等の部分を
パイ／母スした等価回路を示す。また、同図（ｂ）は各
部の波形を示す。
第２図（、）の回路において、同期検波回路のようにバ
イアス電流Ｉが大きい場合には出力部の寄生容量Ｃａの
影響が小さく、したがって出力波形■。。
イアス電流Ｉが大きい場合には出力部の寄生容量Ｃａの
影響が小さく、したがって出力波形■。。
は立上シおよび立下りが比較的急峻な波形となシミ圧制
御発振器ＶＣＯからの入力信号に対する位相ずれはあま
り大きくならない。これに対して、バイアス電流■が小
さい位相比較器においては、寄生容量Ｃ８の影響によっ
て出力信号Ｖ。２の立上シおよび立下り時間が長くなる
。これにより、バイアス電流が大きい場合すなわち同期
検波回路の出力ｖ０１とバイアス電流が小さい位相比較
器の出力ｖｏ！どの間に位相ずれＴを生じ、同期状態に
おいて位相誤差が発生する。
御発振器ＶＣＯからの入力信号に対する位相ずれはあま
り大きくならない。これに対して、バイアス電流■が小
さい位相比較器においては、寄生容量Ｃ８の影響によっ
て出力信号Ｖ。２の立上シおよび立下り時間が長くなる
。これにより、バイアス電流が大きい場合すなわち同期
検波回路の出力ｖ０１とバイアス電流が小さい位相比較
器の出力ｖｏ！どの間に位相ずれＴを生じ、同期状態に
おいて位相誤差が発生する。
このような不都合を防止するため第１図の回路において
は、制御部８によって９０°同期検波回路６の出力の直
流成分がゼロとなるように位相比較器１の出力をオフセ
ットさせている。例えば、９０°同期検波回路６の出力
の直流成分により制御部８の差動増幅器のトランジスタ
Ｑ、のベース電圧がトランジスタＱ、のペース電圧より
も高いものとする。この場合には、トランジスタＱ８の
コレクタ電流がトランジスタＱ、のコレクタ電流よシも
大きくなシミ圧制御発振器ＶＣＯは電流１１が工、よシ
も大きい状態で口、りすることとなる。
は、制御部８によって９０°同期検波回路６の出力の直
流成分がゼロとなるように位相比較器１の出力をオフセ
ットさせている。例えば、９０°同期検波回路６の出力
の直流成分により制御部８の差動増幅器のトランジスタ
Ｑ、のベース電圧がトランジスタＱ、のペース電圧より
も高いものとする。この場合には、トランジスタＱ８の
コレクタ電流がトランジスタＱ、のコレクタ電流よシも
大きくなシミ圧制御発振器ＶＣＯは電流１１が工、よシ
も大きい状態で口、りすることとなる。
これにより、入力信号ＩＮと電圧制御発振器ＶＣＯの出
力信号ａとの位相誤差が補正され、かつ９０゜同期検波
回路６の出力直流成分がゼロとなるように制御される。
力信号ａとの位相誤差が補正され、かつ９０゜同期検波
回路６の出力直流成分がゼロとなるように制御される。
（発明の効果）
このように、本発明によれば、ＰＬＬ回路の出力同期信
号の位相誤差を同期検波回路の検波出力のバランスをと
ることにより軽減するから、入力信号と同期信号との間
の位相誤差が極めて少なくなり、例えばＡＭステレオデ
コーダ等における各同期検波回路の出力誤差が少々くな
）チャネルセパレーションが大幅に改善される。
号の位相誤差を同期検波回路の検波出力のバランスをと
ることにより軽減するから、入力信号と同期信号との間
の位相誤差が極めて少なくなり、例えばＡＭステレオデ
コーダ等における各同期検波回路の出力誤差が少々くな
）チャネルセパレーションが大幅に改善される。
第１図は本発明の１実施例に係わる位相同期回路装置を
示す部分的電気回路図、第２図（ａ）は第１図の回路の
動作を説明するための電気回路図、第２図（ｂ）は第２
図（、）の回路各部の信号を示す波形図、そして第３図
は従来形の位相同期回路装置を用いたＡＭステレオデコ
ーダを示すブロック回路図である。 １・・・位相比較器、２・・・ローノヤスフィルタ、３
・・・電圧制御発振器、５・・・Ｏ０同期検波回路、６
・・・９０’同期検波回路、７・・・マ） ＩＪクス部
、８・・・制御部、Ｑ１＋Ｑ１＋・・・ｒＱＩＢ・・・
トランジスタ、Ｒ５゜Ｒ３，・・・、Ｒ６・・・抵抗、
Ｃ１ＨＣ１＊ 、”＋ Ｃｓ ”。 コンデンサ。
示す部分的電気回路図、第２図（ａ）は第１図の回路の
動作を説明するための電気回路図、第２図（ｂ）は第２
図（、）の回路各部の信号を示す波形図、そして第３図
は従来形の位相同期回路装置を用いたＡＭステレオデコ
ーダを示すブロック回路図である。 １・・・位相比較器、２・・・ローノヤスフィルタ、３
・・・電圧制御発振器、５・・・Ｏ０同期検波回路、６
・・・９０’同期検波回路、７・・・マ） ＩＪクス部
、８・・・制御部、Ｑ１＋Ｑ１＋・・・ｒＱＩＢ・・・
トランジスタ、Ｒ５゜Ｒ３，・・・、Ｒ６・・・抵抗、
Ｃ１ＨＣ１＊ 、”＋ Ｃｓ ”。 コンデンサ。
Claims (1)
- 入力信号と出力信号との位相差に応じた信号を出力する
位相比較器と位相比較器の出力信号に応じた周波数で発
振を行なう電圧制御発振器とを有する位相同期回路部、
該位相同期回路部から出力され入力信号と略９０°の位
相差を有する出力信号により入力信号を同期検波する同
期検波回路、および該同期検波回路の出力の直流成分が
ゼロとなるように前記位相比較器の出力をオフセットす
る制御部を具備することを特徴とする位相同期回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199375A JPS6178206A (ja) | 1984-09-26 | 1984-09-26 | 位相同期回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199375A JPS6178206A (ja) | 1984-09-26 | 1984-09-26 | 位相同期回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178206A true JPS6178206A (ja) | 1986-04-21 |
Family
ID=16406709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199375A Pending JPS6178206A (ja) | 1984-09-26 | 1984-09-26 | 位相同期回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151881A (ja) * | 1986-12-16 | 1988-06-24 | Furuno Electric Co Ltd | 位相復調器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57199351A (en) * | 1981-06-01 | 1982-12-07 | Matsushita Electric Ind Co Ltd | Multiple signal receiver |
| JPS58503B2 (ja) * | 1972-10-31 | 1983-01-06 | マ−レ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | タイネツセイアルミニウムシヨウケツゴウキン |
-
1984
- 1984-09-26 JP JP59199375A patent/JPS6178206A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58503B2 (ja) * | 1972-10-31 | 1983-01-06 | マ−レ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | タイネツセイアルミニウムシヨウケツゴウキン |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63151881A (ja) * | 1986-12-16 | 1988-06-24 | Furuno Electric Co Ltd | 位相復調器 |
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