JPH0153806B2 - - Google Patents
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- JPH0153806B2 JPH0153806B2 JP8477683A JP8477683A JPH0153806B2 JP H0153806 B2 JPH0153806 B2 JP H0153806B2 JP 8477683 A JP8477683 A JP 8477683A JP 8477683 A JP8477683 A JP 8477683A JP H0153806 B2 JPH0153806 B2 JP H0153806B2
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- JP
- Japan
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- circuit
- signal
- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Stereo-Broadcasting Methods (AREA)
Description
【発明の詳細な説明】
この発明は、位相比較器に係り、特にFM復調
回路等に用いる位相同期ループ｛PLL（Phase−
Locked Loop）回路｝の位相比較器に関する。
回路等に用いる位相同期ループ｛PLL（Phase−
Locked Loop）回路｝の位相比較器に関する。
第１図は、FM復調回路における従来のPLL回
路を示す。入力端子２に与えられた入力信号とし
てのステレオ複合信号は、位相比較器４に加えら
れてPLL回路の出力信号と比較される。位相比
較器４では、ステレオ複合信号に対する出力信号
の位相偏倚が検出され、その検出出力はフイルタ
回路６を介して直流レベルに変更された後、電流
増幅器（AMP）８で増幅されて電圧制御発振器
（VCO）１０に与えられる。この電圧制御発振器
１０の発振出力は、分周器１２で分周された後、
PLL回路の出力信号として正相及び逆相信号出
力が位相比較器４に帰還され、位相同期ループ系
を構成している。
路を示す。入力端子２に与えられた入力信号とし
てのステレオ複合信号は、位相比較器４に加えら
れてPLL回路の出力信号と比較される。位相比
較器４では、ステレオ複合信号に対する出力信号
の位相偏倚が検出され、その検出出力はフイルタ
回路６を介して直流レベルに変更された後、電流
増幅器（AMP）８で増幅されて電圧制御発振器
（VCO）１０に与えられる。この電圧制御発振器
１０の発振出力は、分周器１２で分周された後、
PLL回路の出力信号として正相及び逆相信号出
力が位相比較器４に帰還され、位相同期ループ系
を構成している。
そして、位相比較器４には一対のスイツチング
回路１４，１６が設置されている。即ち、入力端
子２に接続された信号ラインには、抵抗１８，２
０及び抵抗２２，２４が直列に接続され、抵抗１
８，２０の中点と抵抗２２，２４の中点との間に
各スイツチング回路１４，１６が直列に接続さ
れ、各スイツチング回路１４，１６の接続部に
は、バイアス端子２６が形成され、一定のバイア
ス電圧Vbが設定される。スイツチング回路１４
は一対のトランジスタ２８，３０の互いのエミツ
タ・コレクタを共通に接続し、また、スイツチン
グ回路１６は一対のトランジスタ３２，３４の互
いのエミツタ・コレクタを共通に接続したもので
ある。各トランジスタ２８，３０，３２，３４の
ベースには分周器１２の分周出力が位相比較信号
として与えられ、各スイツチング回路１４，１６
の導通間隔が与えられている。
回路１４，１６が設置されている。即ち、入力端
子２に接続された信号ラインには、抵抗１８，２
０及び抵抗２２，２４が直列に接続され、抵抗１
８，２０の中点と抵抗２２，２４の中点との間に
各スイツチング回路１４，１６が直列に接続さ
れ、各スイツチング回路１４，１６の接続部に
は、バイアス端子２６が形成され、一定のバイア
ス電圧Vbが設定される。スイツチング回路１４
は一対のトランジスタ２８，３０の互いのエミツ
タ・コレクタを共通に接続し、また、スイツチン
グ回路１６は一対のトランジスタ３２，３４の互
いのエミツタ・コレクタを共通に接続したもので
ある。各トランジスタ２８，３０，３２，３４の
ベースには分周器１２の分周出力が位相比較信号
として与えられ、各スイツチング回路１４，１６
の導通間隔が与えられている。
位相比較器４の位相比較出力はスイツチング回
路１４，１６の両端から抵抗２０，２４を介して
得られ、この出力点には出力端子３６，３８が形
成され、この出力端子３６，３８の間にはフイル
タ回路６が挿入され、このフイルタ回路６は抵抗
４０及びコンデンサ４２，４４で構成されてい
る。
路１４，１６の両端から抵抗２０，２４を介して
得られ、この出力点には出力端子３６，３８が形
成され、この出力端子３６，３８の間にはフイル
タ回路６が挿入され、このフイルタ回路６は抵抗
４０及びコンデンサ４２，４４で構成されてい
る。
このように、従来の位相比較器４ではバイアス
端子２６に与えられるバイアス電圧Vbは、次段
の電流増幅器８との関係から接地基準レベル
（GND）より高く設定されている。このため、駆
動電圧は比較的高い値に設定することが必要とな
り、例えば、1.5V程度の低電圧では動作できな
い欠点がある。従つて、このような回路は、1V
程度の動作電圧で通常の動作を得ることができな
いため、所謂ヘツドホンラジオ等には使用するこ
とができない。
端子２６に与えられるバイアス電圧Vbは、次段
の電流増幅器８との関係から接地基準レベル
（GND）より高く設定されている。このため、駆
動電圧は比較的高い値に設定することが必要とな
り、例えば、1.5V程度の低電圧では動作できな
い欠点がある。従つて、このような回路は、1V
程度の動作電圧で通常の動作を得ることができな
いため、所謂ヘツドホンラジオ等には使用するこ
とができない。
そこで、この発明は、低電圧動作を実現した位
相比較器の提供を目的とする。
相比較器の提供を目的とする。
即ち、この発明の位相比較器は、一対のトラン
ジスタの互いのエミツタ・コレクタを共通に接続
してなる第１及び第２のスイツチング回路を直列
に接続し、これら第１及び第２のスイツチング回
路の出力部に出力信号レベルを特定レベルに変更
するレベルシフト回路を設置し、前記第１及び第
２のスイツチング回路の接続点を接地基準レベル
に設定して第１及び第２のスイツチング回路に第
１の信号を与えるとともに、各トランジスタのベ
ースに第２の信号を与えるようにしたものであ
る。
ジスタの互いのエミツタ・コレクタを共通に接続
してなる第１及び第２のスイツチング回路を直列
に接続し、これら第１及び第２のスイツチング回
路の出力部に出力信号レベルを特定レベルに変更
するレベルシフト回路を設置し、前記第１及び第
２のスイツチング回路の接続点を接地基準レベル
に設定して第１及び第２のスイツチング回路に第
１の信号を与えるとともに、各トランジスタのベ
ースに第２の信号を与えるようにしたものであ
る。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第２図はこの発明の位相比較器の実施例を示
し、第１図に示した位相比較器と同一部分には同
一符号を付してある。
し、第１図に示した位相比較器と同一部分には同
一符号を付してある。
この位相比較器４の入力端子２と基準電位点
（GND）との間には抵抗４６が挿入れ、また、第
１のスイツチング回路１４と第２のスイツチング
回路１６の接続点は、第１図のバイアス端子２６
に代えて基準接地レベルとしての基準電位点
（GND）に接続されている。各基準電位点
（GND）は、第１及び第２のスイツチング回路１
４，１６を形成している集積回路の半導体基板に
接続されて基準接地レベルに設定されている。
（GND）との間には抵抗４６が挿入れ、また、第
１のスイツチング回路１４と第２のスイツチング
回路１６の接続点は、第１図のバイアス端子２６
に代えて基準接地レベルとしての基準電位点
（GND）に接続されている。各基準電位点
（GND）は、第１及び第２のスイツチング回路１
４，１６を形成している集積回路の半導体基板に
接続されて基準接地レベルに設定されている。
そして、入力端子２を通じて各スイツチング回
路１４，１６には第１の信号として入力信号VA
が与えられ、また、スイツチング回路１４のトラ
ンジスタ２８，３０のベースには分周器１２から
出力信号VB、スイツチング回路１６のトランジ
スタ３２，３４のベースには分周器１２から出力
信号VCが第２の信号として加えられている。
路１４，１６には第１の信号として入力信号VA
が与えられ、また、スイツチング回路１４のトラ
ンジスタ２８，３０のベースには分周器１２から
出力信号VB、スイツチング回路１６のトランジ
スタ３２，３４のベースには分周器１２から出力
信号VCが第２の信号として加えられている。
また、位相比較器４の出力部には、その出力信
号を特定レベルに変更するためのレベルシフト回
路４８，５０が設置され、レベルシフトされた位
相比較出力が電流増幅器８に与えられている。
号を特定レベルに変更するためのレベルシフト回
路４８，５０が設置され、レベルシフトされた位
相比較出力が電流増幅器８に与えられている。
そして、レベルシフト回路４８では、電源端子
５２と基準電位点との間に、定電流源５４及び抵
抗５６を電源側に介してトランジスタ５８がその
コレクタを基準電位点側にして接続され、同様
に、レベルシフト回路５０も電源端子６０と基準
電位点との間に、電源側に定電流源６２及び抵抗
６４を介してトランジスタ６６がそのコレクタを
基準電位点側にして接続している。各レベルシフ
ト回路４８，５０の出力は、トランジスタ５８，
６６のエミツタ側から取り出され、電流増幅器８
に与えられる。
５２と基準電位点との間に、定電流源５４及び抵
抗５６を電源側に介してトランジスタ５８がその
コレクタを基準電位点側にして接続され、同様
に、レベルシフト回路５０も電源端子６０と基準
電位点との間に、電源側に定電流源６２及び抵抗
６４を介してトランジスタ６６がそのコレクタを
基準電位点側にして接続している。各レベルシフ
ト回路４８，５０の出力は、トランジスタ５８，
６６のエミツタ側から取り出され、電流増幅器８
に与えられる。
以上の構成において、動作を説明する。
入力端子２に第４図のＡに示す入力信号VAが
与えられると、電圧制御発振器１０の発振出力に
応じて分周器１２から第４図のＢ，Ｃに示すよう
に、互いに逆相関係を持つ二つの出力信号VB、
VCが得られ、出力信号VBはトランジスタ２８，
３０のベース、また、出力信号VCはトランジス
タ３２，３４のベースに加えられる。
与えられると、電圧制御発振器１０の発振出力に
応じて分周器１２から第４図のＢ，Ｃに示すよう
に、互いに逆相関係を持つ二つの出力信号VB、
VCが得られ、出力信号VBはトランジスタ２８，
３０のベース、また、出力信号VCはトランジス
タ３２，３４のベースに加えられる。
ここで、入力信号VAに対し、出力信号VB、VC
が第４図のＡに示す平行斜線の部分で同期した場
合には、入力信号VAに対する出力信号VB、VCの
位相偏倚は０、左にずれた場合には位相偏倚が
正、また、右にずれた場合には位相偏倚が負とな
る。この位相偏倚分に応じて各スイツチング回路
１４，１６が導通し、位相偏倚に応じた電流がレ
ベルシフト回路４８，５０のトランジスタ５８，
６６のベースに流れる。
が第４図のＡに示す平行斜線の部分で同期した場
合には、入力信号VAに対する出力信号VB、VCの
位相偏倚は０、左にずれた場合には位相偏倚が
正、また、右にずれた場合には位相偏倚が負とな
る。この位相偏倚分に応じて各スイツチング回路
１４，１６が導通し、位相偏倚に応じた電流がレ
ベルシフト回路４８，５０のトランジスタ５８，
６６のベースに流れる。
この位相偏倚に基づいた出力がレベルシフト回
路４８，５０から電流増幅器８に加えられて電流
変換され、その出力が電圧制御発振器１０の制御
入力となる。そして、電圧制御発振器１０の発振
周波数は、入力電圧に比例して増加し、その周波
数は分周器１２で分周された後、正相及び逆相の
出力信号VB、VCは、位相比較器４の比較入力と
なる。このような還還ループを以て、入力信号
VAに対して出力信号VB、VCの位相偏倚が零とな
るように電圧制御発振器１０が制御されることに
より、入力信号VAの周波数、例えば、ステレオ
複合信号中のパイロツト信号周波数（19kHz）に
同期させることができる。
路４８，５０から電流増幅器８に加えられて電流
変換され、その出力が電圧制御発振器１０の制御
入力となる。そして、電圧制御発振器１０の発振
周波数は、入力電圧に比例して増加し、その周波
数は分周器１２で分周された後、正相及び逆相の
出力信号VB、VCは、位相比較器４の比較入力と
なる。このような還還ループを以て、入力信号
VAに対して出力信号VB、VCの位相偏倚が零とな
るように電圧制御発振器１０が制御されることに
より、入力信号VAの周波数、例えば、ステレオ
複合信号中のパイロツト信号周波数（19kHz）に
同期させることができる。
そして、この場合、スイツチング回路１４，１
６の基準電位点を集積回路の半導体基板に設定し
ているので、集積回路を構成している半導体の逆
耐圧まで入力信号の振幅を取ることができ、例え
ば、半導体基板電圧より0.5V程度低い電圧まで、
その振幅を振らせることができる。この結果、低
電圧による動作が可能に成る。
６の基準電位点を集積回路の半導体基板に設定し
ているので、集積回路を構成している半導体の逆
耐圧まで入力信号の振幅を取ることができ、例え
ば、半導体基板電圧より0.5V程度低い電圧まで、
その振幅を振らせることができる。この結果、低
電圧による動作が可能に成る。
また、位相比較器４の出力部にはレベルシフト
回路４８，５０を設置したので、基準電位点を半
導体基板電位に設定しても必要なレベルシフトが
可能になり、動作の安定したPLL回路を構成す
ることができる。
回路４８，５０を設置したので、基準電位点を半
導体基板電位に設定しても必要なレベルシフトが
可能になり、動作の安定したPLL回路を構成す
ることができる。
次に、第３図は、第２図に示した位相比較器に
おける電流増幅器８及びレベルシフト回路４８，
５０の具体的な回路構成例を示し、前記実施例の
回路と同一部分には同一符号が付してある。
おける電流増幅器８及びレベルシフト回路４８，
５０の具体的な回路構成例を示し、前記実施例の
回路と同一部分には同一符号が付してある。
レベルシフト回路４８，５０の定電流源は、共
通のバイアス端子７２から一定のバイアスがベー
スに与えられるトランジスタ６８，７０で構成さ
れ、各トランジスタ６８，７０のエミツタは電源
端子７４が形成された電源ラインに接続され、電
源端子７４には駆動電圧Vccが与えられる。また、
トランジスタ５８，６６のベースに形成された入
力端子７６，７８には、位相比較器４から出力が
与えられる。
通のバイアス端子７２から一定のバイアスがベー
スに与えられるトランジスタ６８，７０で構成さ
れ、各トランジスタ６８，７０のエミツタは電源
端子７４が形成された電源ラインに接続され、電
源端子７４には駆動電圧Vccが与えられる。また、
トランジスタ５８，６６のベースに形成された入
力端子７６，７８には、位相比較器４から出力が
与えられる。
電流増幅器８には一対のトランジスタ８０，８
２がエミツタを共通にし、このエミツタと基準電
位点との間には定電流源を構成するトランジスタ
８４がそのエミツタを基準電位点側にして接続さ
れている。このトランジスタ８４のベースに形成
されたバイアス端子８６には一定のバイアス電圧
Vb1が与えられる。トランジスタ８０，８２のベ
ースには抵抗８８，９０を介してレベルシフト出
力が与えられる。また、トランジスタ８０，８２
のコレクタと電源ラインとの間にはトランジスタ
９２，９４がそれぞれ挿入され、トランジスタ９
２のベース・コレクタ間に抵抗９６が挿入され、
また、トランジスタ９４のベース・コレクタ間に
も抵抗９８が挿入され、トランジスタ９２，９４
のコレクタ間は抵抗１００を介して接続されてい
る。トランジスタ１０２のベースにはトランジス
タ９２のベースが共通に接続され、トランジスタ
１０４のベースにはトランジスタ９４のベースが
共通に接続され、各トランジスタ１０２，１０４
のエミツタは電源ラインに接続され、各トランジ
スタ１０２，１０４のコレクタと基準電位点との
間にはトランジスタ１０６，１０８がそれぞれ接
続されている。トランジスタ１０６のベース・コ
レクタとトランジスタ１０８のベースは共通に接
続され、電流反転回路が構成されている。そし
て、電流増幅器８の出力はトランジスタ１０４，
１０８のコレクタから出力端子１１０を通じて取
り出され、次段の電圧制御発振器１０に加えられ
る。
２がエミツタを共通にし、このエミツタと基準電
位点との間には定電流源を構成するトランジスタ
８４がそのエミツタを基準電位点側にして接続さ
れている。このトランジスタ８４のベースに形成
されたバイアス端子８６には一定のバイアス電圧
Vb1が与えられる。トランジスタ８０，８２のベ
ースには抵抗８８，９０を介してレベルシフト出
力が与えられる。また、トランジスタ８０，８２
のコレクタと電源ラインとの間にはトランジスタ
９２，９４がそれぞれ挿入され、トランジスタ９
２のベース・コレクタ間に抵抗９６が挿入され、
また、トランジスタ９４のベース・コレクタ間に
も抵抗９８が挿入され、トランジスタ９２，９４
のコレクタ間は抵抗１００を介して接続されてい
る。トランジスタ１０２のベースにはトランジス
タ９２のベースが共通に接続され、トランジスタ
１０４のベースにはトランジスタ９４のベースが
共通に接続され、各トランジスタ１０２，１０４
のエミツタは電源ラインに接続され、各トランジ
スタ１０２，１０４のコレクタと基準電位点との
間にはトランジスタ１０６，１０８がそれぞれ接
続されている。トランジスタ１０６のベース・コ
レクタとトランジスタ１０８のベースは共通に接
続され、電流反転回路が構成されている。そし
て、電流増幅器８の出力はトランジスタ１０４，
１０８のコレクタから出力端子１１０を通じて取
り出され、次段の電圧制御発振器１０に加えられ
る。
このような構成によれば、各レベルシフト回路
４８，５０と電流増幅器８とが集積回路で一体に
構成でき、低電圧動作を可能にすることができ、
従来回路と同様の動作電圧を加えれば、ダイナミ
ツクレンジを大きくとることができる。
４８，５０と電流増幅器８とが集積回路で一体に
構成でき、低電圧動作を可能にすることができ、
従来回路と同様の動作電圧を加えれば、ダイナミ
ツクレンジを大きくとることができる。
以上説明したように、この発明によれば、一対
のトランジスタの互いのエミツタ・コレクタを共
通に接続して構成した第１及び第２のスイツチン
グ回路を直列に接続し、これら第１及び第２のス
イツチング回路の出力部に出力信号レベルを特定
レベルに変更するレベルシフト回路を設置し、前
記第１及び第２のスイツチング回路の接続点を接
地基準レベルに設定して第１及び第２のスイツチ
ング回路に第１の信号を与えるとともに、各トラ
ンジスタのベースに第２の信号を与えるようにし
たので、第１及び第２の位相比較に応じて得られ
る出力信号レベルの低下を来すことなく、安定し
た低電圧動作が実現できる。
のトランジスタの互いのエミツタ・コレクタを共
通に接続して構成した第１及び第２のスイツチン
グ回路を直列に接続し、これら第１及び第２のス
イツチング回路の出力部に出力信号レベルを特定
レベルに変更するレベルシフト回路を設置し、前
記第１及び第２のスイツチング回路の接続点を接
地基準レベルに設定して第１及び第２のスイツチ
ング回路に第１の信号を与えるとともに、各トラ
ンジスタのベースに第２の信号を与えるようにし
たので、第１及び第２の位相比較に応じて得られ
る出力信号レベルの低下を来すことなく、安定し
た低電圧動作が実現できる。
第１図は従来の位相比較器を用いたPLL回路
を示す回路図、第２図はこの発明の位相比較器の
実施例を示す回路図、第３図は第２図に示した位
相比較器におけるレベルシフト回路及び電流増幅
器の具体的な回路構成例を示す回路図、第４図は
第２図に示した位相比較器の動作を示す図であ
る。 ４…位相比較器、１４…第１のスイツチング回
路、１６…第２のスイツチング回路、２８，３
０，３２，３４…トランジスタ、４８，５０…レ
ベルシフト回路。
を示す回路図、第２図はこの発明の位相比較器の
実施例を示す回路図、第３図は第２図に示した位
相比較器におけるレベルシフト回路及び電流増幅
器の具体的な回路構成例を示す回路図、第４図は
第２図に示した位相比較器の動作を示す図であ
る。 ４…位相比較器、１４…第１のスイツチング回
路、１６…第２のスイツチング回路、２８，３
０，３２，３４…トランジスタ、４８，５０…レ
ベルシフト回路。
Claims (1)
- 【特許請求の範囲】 １ 一対のトランジスタの互いのエミツタ及びコ
レクタを共通に接続してなる第１及び第２のスイ
ツチング回路を直列に接続し、これら第１及び第
２のスイツチング回路の出力部に出力信号レベル
を特定レベルに変更するレベルシフト回路を設置
し、前記第１及び第２のスイツチング回路の接続
点を接地基準レベルに設定して前記第１及び第２
のスイツチング回路に第１の信号を与えるととも
に、前記トランジスタのベースに第２の信号を与
えるようにしたことを特徴とする位相比較器。 ２ 前記接地基準レベルは、前記第１及び第２の
スイツチング回路を構成している集積回路の半導
体基板に設定したことを特徴とする特許請求の範
囲第１項に記載の位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8477683A JPS59229905A (ja) | 1983-05-13 | 1983-05-13 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8477683A JPS59229905A (ja) | 1983-05-13 | 1983-05-13 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229905A JPS59229905A (ja) | 1984-12-24 |
| JPH0153806B2 true JPH0153806B2 (ja) | 1989-11-15 |
Family
ID=13840078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8477683A Granted JPS59229905A (ja) | 1983-05-13 | 1983-05-13 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229905A (ja) |
-
1983
- 1983-05-13 JP JP8477683A patent/JPS59229905A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229905A (ja) | 1984-12-24 |
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