JPH0154893B2 - - Google Patents
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- JPH0154893B2 JPH0154893B2 JP55094714A JP9471480A JPH0154893B2 JP H0154893 B2 JPH0154893 B2 JP H0154893B2 JP 55094714 A JP55094714 A JP 55094714A JP 9471480 A JP9471480 A JP 9471480A JP H0154893 B2 JPH0154893 B2 JP H0154893B2
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- transistors
- circuit
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- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
- H03D1/229—Homodyne or synchrodyne circuits using at least a two emittor-coupled differential pair of transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Stereo-Broadcasting Methods (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は、例えば位相比較回路等の出力のば
らつきを減少させるための電子回路に関する。
らつきを減少させるための電子回路に関する。
従来、第１図に示すような位相比較回路におい
ては、特にカレントミラー回路部１０のアンバラ
ンスにより、位相比較回路出力に誤差電流が生じ
ていた。このため、例えばPLL・MPX（位相同
期ループ・マルチプレツクス）ステレオ復調用
ICのステレオ検出部に、従来の位相比較回路を
応用した場合、ステレオインジケータランプ点灯
感度が量産時に大きくばらつくという不都合があ
つた。すなわち、図中カレントミラー回路部１０
を構成するトランジスタQ1，Q2のペア性のばら
つきにより、大きな誤差電流が出力端子OUTに
表われる。例えば、今、カレントミラー回路部１
０の電流利得を１＋ε（ここでεは誤差率）とす
れば、出力端子OUTに表われる誤差電流は、
（ε／２）Ip（ここでIpは差動増幅回路を構成する
電流源Ipの動作電流）となる。カレントミラー回
路部１０のアンバランスは、通常の集積回路IC
技術では、10％程度と考えられる。したがつて、
最悪の場合、誤差率ε＝±0.1程度となり、電流
源Ipの電流Ipの約５％が誤差電流となる。PLL方
式のステレオ復調用MPXデコーダICのパイロツ
ト検出器の場合、信号源V1は周波数19KHzのス
イツチング信号であり、信号源V2はコンポジツ
ト信号である。この場合、検出しようとするパイ
ロツト信号（周波数が19KHz）は変調度10％であ
り、メイン信号あるいはサブ信号は90％変まで許
されている。したがつて、検出すべきパイロツト
信号の９倍（過変調を考慮すればそれ以上）まで
の非所望信号がコンポジツト信号中に重畳されて
おり、当然それらのダイナミツクレンジを確保す
るために、動作電流Ipは充分大きな電流を流して
おかなければならない。仮に、動作電流Ip＝
600μAとすれば、その約５％に相当する誤差電流
Δiは、約±30μA（ただし、カレントミラー回路部
１０のばらつき10％のとき）となる。前記コンポ
ジツト信号に対して上側３倍のダイナミツクレン
ジの余裕をみると、100％変調時の電流変化は、 ±（Ip／２）×（1/3）＝±100μA に相当する。10％変調のパイロツト信号に換算す
れば±10μAであつて、上記誤差電流Δi＝±30μA
に対して検出すべき電流が小さいことがわかる。
つまり、このことは第１図の位相比較回路の出力
のばらつきが大きいことを示し、性能的には前述
したようにステレオインジケータの点灯感度の大
きなばらつきとなつて表われる。
ては、特にカレントミラー回路部１０のアンバラ
ンスにより、位相比較回路出力に誤差電流が生じ
ていた。このため、例えばPLL・MPX（位相同
期ループ・マルチプレツクス）ステレオ復調用
ICのステレオ検出部に、従来の位相比較回路を
応用した場合、ステレオインジケータランプ点灯
感度が量産時に大きくばらつくという不都合があ
つた。すなわち、図中カレントミラー回路部１０
を構成するトランジスタQ1，Q2のペア性のばら
つきにより、大きな誤差電流が出力端子OUTに
表われる。例えば、今、カレントミラー回路部１
０の電流利得を１＋ε（ここでεは誤差率）とす
れば、出力端子OUTに表われる誤差電流は、
（ε／２）Ip（ここでIpは差動増幅回路を構成する
電流源Ipの動作電流）となる。カレントミラー回
路部１０のアンバランスは、通常の集積回路IC
技術では、10％程度と考えられる。したがつて、
最悪の場合、誤差率ε＝±0.1程度となり、電流
源Ipの電流Ipの約５％が誤差電流となる。PLL方
式のステレオ復調用MPXデコーダICのパイロツ
ト検出器の場合、信号源V1は周波数19KHzのス
イツチング信号であり、信号源V2はコンポジツ
ト信号である。この場合、検出しようとするパイ
ロツト信号（周波数が19KHz）は変調度10％であ
り、メイン信号あるいはサブ信号は90％変まで許
されている。したがつて、検出すべきパイロツト
信号の９倍（過変調を考慮すればそれ以上）まで
の非所望信号がコンポジツト信号中に重畳されて
おり、当然それらのダイナミツクレンジを確保す
るために、動作電流Ipは充分大きな電流を流して
おかなければならない。仮に、動作電流Ip＝
600μAとすれば、その約５％に相当する誤差電流
Δiは、約±30μA（ただし、カレントミラー回路部
１０のばらつき10％のとき）となる。前記コンポ
ジツト信号に対して上側３倍のダイナミツクレン
ジの余裕をみると、100％変調時の電流変化は、 ±（Ip／２）×（1/3）＝±100μA に相当する。10％変調のパイロツト信号に換算す
れば±10μAであつて、上記誤差電流Δi＝±30μA
に対して検出すべき電流が小さいことがわかる。
つまり、このことは第１図の位相比較回路の出力
のばらつきが大きいことを示し、性能的には前述
したようにステレオインジケータの点灯感度の大
きなばらつきとなつて表われる。
また、第２図に示すような従来の位相比較回路
では、比較的回路出力のばらつきは少ないが、キ
ヤパシタCLPFで構成されるローパスフイルタが２
端子形であるため、ICの端子数が増え不経済で
ある。
では、比較的回路出力のばらつきは少ないが、キ
ヤパシタCLPFで構成されるローパスフイルタが２
端子形であるため、ICの端子数が増え不経済で
ある。
この発明は上記の事情に鑑みてなされたもの
で、カレントミラー回路部の入出力をスイツチン
グして等価的に該カレントミラー回路部のアンバ
ランスを打ち消すためのスイツチング回路を設け
ることによつて、差動増幅回路のバランスを改善
して出力のばらつきをなくし、１端子形のローパ
スフイルタを用いた場合でも出力誤差電流を可及
的に減少し得る位相比較回路に好適な電子回路を
提供することを目的とする。
で、カレントミラー回路部の入出力をスイツチン
グして等価的に該カレントミラー回路部のアンバ
ランスを打ち消すためのスイツチング回路を設け
ることによつて、差動増幅回路のバランスを改善
して出力のばらつきをなくし、１端子形のローパ
スフイルタを用いた場合でも出力誤差電流を可及
的に減少し得る位相比較回路に好適な電子回路を
提供することを目的とする。
以下、図面を参照してこの発明の一実施例を説
明する。第３図は、この発明を適用した位相比較
回路の原理を示す回路を示しており、１１は差動
接続される２個のトランジスタQ10，Q11と、こ
のトランジスタQ10，Q11のエミツタ共通接続点
に接続される電流源Ipとで構成される差動増幅回
路で、この差動増幅回路１１は信号源V2から供
給される交流入力信号を差動増幅する。１２は前
記差動増幅回路１１を構成する各トランジスタ
Q10，Q11に動作電流を与えるためのカレントミ
ラー回路部で、このカレントミラー回路部１２の
それぞれのトランジスタQ12，Q13のコレクタ出
力側は、差動増幅回路１１のトランジスタQ10，
Q11のコレクタ出力側にそれぞれ対応して接続さ
れ、トランジスタQ12，Q13のエミツタ側は回路
電源Vccに接続されている。また、１３は前記カ
レントミラー回路部１２の入出力をスイツチング
して等価的にこのカレントミラー回路部１２の動
作のアンバランスを打ち消すためのスイツチング
回路で、このスイツチング回路１３は前記カレン
トミラー回路部１２の共通ベース接続点を、前記
差動増幅回路１１のいずれかのトランジスタ
Q10，Q11のコレクタ出力側に切り換えるスイツ
チS1と、この実施例の回路の出力端子OUTを、
前記差動増幅回路１１のいずれかのトランジスタ
Q10，Q11のコレクタ出力側に切り換えるスイツ
チS2とで構成されており、これらスイツチS1，S2
は信号源V1からのスイツチング信号によつて相
補的に駆動され、前記カレントミラー回路部１２
のトランジスタQ12，Q13を交互に切り換えて使
用する働きをする。すなわち、スイツチS1がトラ
ンジスタQ10側に切り換えられたとき、スイツチ
S2は必ずトランジスタQ11側に切り換えられるよ
うになつている。これは電気的にいえば信号源
V1，V2の各出力の積をとつていることになり、
出力端子OUTからは、回路電源Vccとの間に接
続されたローパスフイルタを構成するキヤパシタ
CLPFの存在により、上記積の平均値が出力される
ことになる。
明する。第３図は、この発明を適用した位相比較
回路の原理を示す回路を示しており、１１は差動
接続される２個のトランジスタQ10，Q11と、こ
のトランジスタQ10，Q11のエミツタ共通接続点
に接続される電流源Ipとで構成される差動増幅回
路で、この差動増幅回路１１は信号源V2から供
給される交流入力信号を差動増幅する。１２は前
記差動増幅回路１１を構成する各トランジスタ
Q10，Q11に動作電流を与えるためのカレントミ
ラー回路部で、このカレントミラー回路部１２の
それぞれのトランジスタQ12，Q13のコレクタ出
力側は、差動増幅回路１１のトランジスタQ10，
Q11のコレクタ出力側にそれぞれ対応して接続さ
れ、トランジスタQ12，Q13のエミツタ側は回路
電源Vccに接続されている。また、１３は前記カ
レントミラー回路部１２の入出力をスイツチング
して等価的にこのカレントミラー回路部１２の動
作のアンバランスを打ち消すためのスイツチング
回路で、このスイツチング回路１３は前記カレン
トミラー回路部１２の共通ベース接続点を、前記
差動増幅回路１１のいずれかのトランジスタ
Q10，Q11のコレクタ出力側に切り換えるスイツ
チS1と、この実施例の回路の出力端子OUTを、
前記差動増幅回路１１のいずれかのトランジスタ
Q10，Q11のコレクタ出力側に切り換えるスイツ
チS2とで構成されており、これらスイツチS1，S2
は信号源V1からのスイツチング信号によつて相
補的に駆動され、前記カレントミラー回路部１２
のトランジスタQ12，Q13を交互に切り換えて使
用する働きをする。すなわち、スイツチS1がトラ
ンジスタQ10側に切り換えられたとき、スイツチ
S2は必ずトランジスタQ11側に切り換えられるよ
うになつている。これは電気的にいえば信号源
V1，V2の各出力の積をとつていることになり、
出力端子OUTからは、回路電源Vccとの間に接
続されたローパスフイルタを構成するキヤパシタ
CLPFの存在により、上記積の平均値が出力される
ことになる。
第３図において、前述と同様にカレントミラー
回路部１２の利得を通常時１＋ε（εは誤差率）
とすれば、スイツチング回路１３を構成する各ス
イツチS1，S2によつて、該カレントミラー回路部
１２が逆方向に切り換わつたときの利得は、１／
（１＋ε）となる。信号源V1からのスイツチング
信号V1は、通常、分周器出力であつてすこぶる
対称的な方形波で、そのデユーテイサイクルは50
％である。したがつて、前記カレントミラー回路
部１２の利得は、ローパスフイルタを構成するキ
ヤパシタCLPFにより平均され、誤差電流は、 ［（ε／２）＋｛1/2（１＋ε）｝−（1/2）］（Ip／２
） ＝｛ε2／４（１＋ε）｝Ip となる。つまり、誤差率ε＝0.1のときの誤差電
流は0.00227Ipとなり、動作電流Ipの約0.23％にな
る。すなわち、動作電流Ip＝600μAとすると、第
３図に示す回路の誤差電流Δiは、約1.36μAとな
り、第１図に示した従来回路に比べて非常に小さ
く、したがつて、第３図に示す回路は従来回路に
比べてばらつきが非常に小さいことがわかる。ま
た、カレントミラー回路部１２以外の回路部分
は、出力端子OUTに対して対称的な回路構成と
なつているので、本質的にこのばらつきが大きく
影響されることはない。
回路部１２の利得を通常時１＋ε（εは誤差率）
とすれば、スイツチング回路１３を構成する各ス
イツチS1，S2によつて、該カレントミラー回路部
１２が逆方向に切り換わつたときの利得は、１／
（１＋ε）となる。信号源V1からのスイツチング
信号V1は、通常、分周器出力であつてすこぶる
対称的な方形波で、そのデユーテイサイクルは50
％である。したがつて、前記カレントミラー回路
部１２の利得は、ローパスフイルタを構成するキ
ヤパシタCLPFにより平均され、誤差電流は、 ［（ε／２）＋｛1/2（１＋ε）｝−（1/2）］（Ip／２
） ＝｛ε2／４（１＋ε）｝Ip となる。つまり、誤差率ε＝0.1のときの誤差電
流は0.00227Ipとなり、動作電流Ipの約0.23％にな
る。すなわち、動作電流Ip＝600μAとすると、第
３図に示す回路の誤差電流Δiは、約1.36μAとな
り、第１図に示した従来回路に比べて非常に小さ
く、したがつて、第３図に示す回路は従来回路に
比べてばらつきが非常に小さいことがわかる。ま
た、カレントミラー回路部１２以外の回路部分
は、出力端子OUTに対して対称的な回路構成と
なつているので、本質的にこのばらつきが大きく
影響されることはない。
上記第３図は原理的回路であつて、実際のバイ
ポーラリニア回路では、スイツチング回路１３の
スイツチS1は比較的容易に構成できるが、スイツ
チS2は双方向性のスイツチが必要となるため構成
が困難となる。そこで、スイツチS2の代りに抵抗
を用いてもよく、この場合、出力信号は抵抗によ
り２分割され信号が1/2になるが、本質的にばら
つきの少ないというこの発明の特質は生かされ
る。このような具体的回路を第４図に示す。この
回路では、抵抗R1，R2が第３図のスイツチS2の
代りであり、また、スイツチＳ１はトランジスタ
Q16〜Q21により構成され、トランジスタQ20，
Q21は差動対をなしその定電流源をI1で示してい
る。而して第４図においては、詳細は後述する
が、スイツチング信号V1によつてトランジスタ
Q20，Q21が交互に導通してトランジスタQ16，
Q17側とトランジスタQ18，Q19側とが交互に動作
状態となつて、第３図と略同等の動作を行なう。
なお、第４図中VREFは基準電圧を供給する電源で
あり、この電源VREFは各トランジスタが能動状態
をはずれない範囲で比較的自由にその値を選択で
きる。出力端子OUTからの出力は、この電源
VREFの基準電圧を基準として得られる。
ポーラリニア回路では、スイツチング回路１３の
スイツチS1は比較的容易に構成できるが、スイツ
チS2は双方向性のスイツチが必要となるため構成
が困難となる。そこで、スイツチS2の代りに抵抗
を用いてもよく、この場合、出力信号は抵抗によ
り２分割され信号が1/2になるが、本質的にばら
つきの少ないというこの発明の特質は生かされ
る。このような具体的回路を第４図に示す。この
回路では、抵抗R1，R2が第３図のスイツチS2の
代りであり、また、スイツチＳ１はトランジスタ
Q16〜Q21により構成され、トランジスタQ20，
Q21は差動対をなしその定電流源をI1で示してい
る。而して第４図においては、詳細は後述する
が、スイツチング信号V1によつてトランジスタ
Q20，Q21が交互に導通してトランジスタQ16，
Q17側とトランジスタQ18，Q19側とが交互に動作
状態となつて、第３図と略同等の動作を行なう。
なお、第４図中VREFは基準電圧を供給する電源で
あり、この電源VREFは各トランジスタが能動状態
をはずれない範囲で比較的自由にその値を選択で
きる。出力端子OUTからの出力は、この電源
VREFの基準電圧を基準として得られる。
すなわち、第４図に示す回路において、まず、
トランジスタQ16，Q17側が動作状態にあるとき
は、取り敢えず抵抗R1，R2を除外して考えると、
カレントミラー回路部を構成するトランジスタ
Q12，Q13のベース電流は、トランジスタQ13のコ
レクタからβ補正用のトランジスタQ15を介して
供給される。つまり、トランジスタQ10のコレク
タ電流が、トランジスタQ12のコレクタ電流より
も多いとき、トランジスタQ16のベース電位は、
トランジスタQ12のベース電位よりも下がり、ト
ランジスタQ16のコレクタ電流が減少し、トラン
ジスタQ17のコレクタ電流が増加する。これによ
り、トランジスタQ12のベース電流が増加するこ
とによつて、トランジスタQ12コレクタ電流も増
加する。そして、結果的にはトランジスタQ10の
コレクタ電流と、トランジスタQ12のコレクタ電
流とが等しくなつたところで安定する。トランジ
スタQ13は、トランジスタQ12とベースおよびエ
ミツタが共通の電位にあるため、多少の誤差を含
んで、トランジスタQ13のコレクタ電流は、トラ
ンジスタQ12のコレクタ電流の（１＋ε）倍とな
る。これは、トランジスタQ10のコレクタ電流が
折り返されて、トランジスタQ13のコレクタに表
われることと等価である。つまり、トランジスタ
Q12側がカレントミラー回路部の入力であり、ト
ランジスタQ13側がカレントミラー回路部の出力
となつているということである。
トランジスタQ16，Q17側が動作状態にあるとき
は、取り敢えず抵抗R1，R2を除外して考えると、
カレントミラー回路部を構成するトランジスタ
Q12，Q13のベース電流は、トランジスタQ13のコ
レクタからβ補正用のトランジスタQ15を介して
供給される。つまり、トランジスタQ10のコレク
タ電流が、トランジスタQ12のコレクタ電流より
も多いとき、トランジスタQ16のベース電位は、
トランジスタQ12のベース電位よりも下がり、ト
ランジスタQ16のコレクタ電流が減少し、トラン
ジスタQ17のコレクタ電流が増加する。これによ
り、トランジスタQ12のベース電流が増加するこ
とによつて、トランジスタQ12コレクタ電流も増
加する。そして、結果的にはトランジスタQ10の
コレクタ電流と、トランジスタQ12のコレクタ電
流とが等しくなつたところで安定する。トランジ
スタQ13は、トランジスタQ12とベースおよびエ
ミツタが共通の電位にあるため、多少の誤差を含
んで、トランジスタQ13のコレクタ電流は、トラ
ンジスタQ12のコレクタ電流の（１＋ε）倍とな
る。これは、トランジスタQ10のコレクタ電流が
折り返されて、トランジスタQ13のコレクタに表
われることと等価である。つまり、トランジスタ
Q12側がカレントミラー回路部の入力であり、ト
ランジスタQ13側がカレントミラー回路部の出力
となつているということである。
次に、前記スイツチS2に代つて設けられた抵抗
R1，R2を含めて、トランジスタQ16，Q17が動作
状態となつたときを考える。トランジスタQ16，
Q17は、信号V2の値によらず能動状態を維持でき
るように定電流源I1が設定されるので、両トラン
ジスタQ16，Q17のベース電位の差はわずかであ
る。例えばトランジスタQ16，Q17の動作電流が
等しいときは、そのベース電位差はもちろん零で
あり、また、１：４と多少バランスが崩れたとき
でもVT1o４＝36ｍＶ（VTは熱電圧で常温では25ｍ
Ｖ）にすぎないものである。つまり、トランジス
タQ16のベース電位は、トランジスタQ17のベー
ス電位、すなわち、 Vcc−VREF に略等しく、これは一定値とみなすことができ
る。
R1，R2を含めて、トランジスタQ16，Q17が動作
状態となつたときを考える。トランジスタQ16，
Q17は、信号V2の値によらず能動状態を維持でき
るように定電流源I1が設定されるので、両トラン
ジスタQ16，Q17のベース電位の差はわずかであ
る。例えばトランジスタQ16，Q17の動作電流が
等しいときは、そのベース電位差はもちろん零で
あり、また、１：４と多少バランスが崩れたとき
でもVT1o４＝36ｍＶ（VTは熱電圧で常温では25ｍ
Ｖ）にすぎないものである。つまり、トランジス
タQ16のベース電位は、トランジスタQ17のベー
ス電位、すなわち、 Vcc−VREF に略等しく、これは一定値とみなすことができ
る。
動揺に、トランジスタQ18，Q19が動作状態の
ときは、トランジスタQ19のベース電位が、 Vcc−VREF と等しくなる。換言すれば、カレントミラー回路
部の切り換わりに応じて、その入力側電位はほぼ Vcc−VREF の一定値になるということである。
ときは、トランジスタQ19のベース電位が、 Vcc−VREF と等しくなる。換言すれば、カレントミラー回路
部の切り換わりに応じて、その入力側電位はほぼ Vcc−VREF の一定値になるということである。
ここで、上記抵抗R1，R2は、カレントミラー
回路部がどちら側に切り換わつていようと、カレ
ントミラー回路部の入力側出力側との間に接続さ
れた形になつており、その中央電位は、カレント
ミラー回路部の出力電圧の半分が、 Vcc−VREF を基準として常に得られることになる。前述のよ
うに、カレントミラー回路部の入力側の電位は、
入力信号によらずほとんど変動しないので、出力
端子OUTに信号はほとんど漏洩しないことにな
る。つまり、抵抗R1，R2を設けることによつて、
出力電圧に半分の損失があるものの、等価的に
は、抵抗R1，R2は上記スイツチS2の働きをして
いることになる。ただし、抵抗R1，R2の存在に
より、出力端子OUTには、 出力電流×（R1＋R2）×0.5 なる電圧が表われることになり、第３図のように
電流出力ではないものの、第３図の回路の出力端
子OUTからの出力電流が、次段回路の入力抵抗
により電圧に変換されることを考えれば、実質的
な差異はないものである。
回路部がどちら側に切り換わつていようと、カレ
ントミラー回路部の入力側出力側との間に接続さ
れた形になつており、その中央電位は、カレント
ミラー回路部の出力電圧の半分が、 Vcc−VREF を基準として常に得られることになる。前述のよ
うに、カレントミラー回路部の入力側の電位は、
入力信号によらずほとんど変動しないので、出力
端子OUTに信号はほとんど漏洩しないことにな
る。つまり、抵抗R1，R2を設けることによつて、
出力電圧に半分の損失があるものの、等価的に
は、抵抗R1，R2は上記スイツチS2の働きをして
いることになる。ただし、抵抗R1，R2の存在に
より、出力端子OUTには、 出力電流×（R1＋R2）×0.5 なる電圧が表われることになり、第３図のように
電流出力ではないものの、第３図の回路の出力端
子OUTからの出力電流が、次段回路の入力抵抗
により電圧に変換されることを考えれば、実質的
な差異はないものである。
第５図は、第３図の他の具体的回路を示してお
り、FET（電界効果トランジスタ）とバイポーラ
トランジスタとの混合回路で構成している。第３
図に示すスイツチング回路１３は、バイポーラト
ランジスタQ22，Q23とMOS型トランジスタ
FET1，FET2とを用いれば、理想的に構成する
ことができる。すなわち、この回路は簡単な回路
構成で、スイツチング信号V1によりトランジス
タQ22，Q23およびトランジスタFET1，FET2を
交互に導通状態として、カレントミラー回路部１
２のトランジスタQ12，Q13を交互に切り換える
ようにしている。したがつて、前述同様、出力端
子OUTには、ばらつきの少ない出力電流が得ら
れる。
り、FET（電界効果トランジスタ）とバイポーラ
トランジスタとの混合回路で構成している。第３
図に示すスイツチング回路１３は、バイポーラト
ランジスタQ22，Q23とMOS型トランジスタ
FET1，FET2とを用いれば、理想的に構成する
ことができる。すなわち、この回路は簡単な回路
構成で、スイツチング信号V1によりトランジス
タQ22，Q23およびトランジスタFET1，FET2を
交互に導通状態として、カレントミラー回路部１
２のトランジスタQ12，Q13を交互に切り換える
ようにしている。したがつて、前述同様、出力端
子OUTには、ばらつきの少ない出力電流が得ら
れる。
第６図は、この発明の応用例を示し、小オフセ
ツト入力電圧Vinのオペアンプとして用いた場合
を示している。図においてスイツチS3，S4，S5は
動作周波数より高い周波数のスイツチングV1に
より切り換えられる同期スイツチング回路であ
る。このスイツチング回路によりカレントミラー
回路部１２のトランジスタQ12，Q13の使用およ
び差動対トランジスタQ10，Q11との接続を交互
に切り換えることによつて、カレントミラー回路
部の精度を従来に比べて１桁向上することがで
き、入力回路部の差動増幅回路のバランスを改善
することができる。
ツト入力電圧Vinのオペアンプとして用いた場合
を示している。図においてスイツチS3，S4，S5は
動作周波数より高い周波数のスイツチングV1に
より切り換えられる同期スイツチング回路であ
る。このスイツチング回路によりカレントミラー
回路部１２のトランジスタQ12，Q13の使用およ
び差動対トランジスタQ10，Q11との接続を交互
に切り換えることによつて、カレントミラー回路
部の精度を従来に比べて１桁向上することがで
き、入力回路部の差動増幅回路のバランスを改善
することができる。
すなわち、第６図に示す応用例にあつては、出
力端子OUTに表われる出力は、入力電圧Vinを
増幅した信号であつて、信号V1との積ではない。
第３図では、信号V1の極性により信号V2を増幅
した信号が正転、反転を繰り返すが、第６図で
は、スイツチS5の働きによつてカレントミラー回
路部の入出力が単に入れ代わるだけで、出力端子
OUTからの出力に対する極性は変わらないもの
であり、これは上述した実施例のような位相比較
回路としての用途を意図せず、オペアンプへの応
用を前提としているからである。
力端子OUTに表われる出力は、入力電圧Vinを
増幅した信号であつて、信号V1との積ではない。
第３図では、信号V1の極性により信号V2を増幅
した信号が正転、反転を繰り返すが、第６図で
は、スイツチS5の働きによつてカレントミラー回
路部の入出力が単に入れ代わるだけで、出力端子
OUTからの出力に対する極性は変わらないもの
であり、これは上述した実施例のような位相比較
回路としての用途を意図せず、オペアンプへの応
用を前提としているからである。
上述したようにこの発明の回路を用いれば、カ
レントミラー回路の利得の精度を向上でき、回路
出力のばらつきを減少させることができる利点を
有する。例えばPLL・MPXデコーダの位相比較
器に適用した場合には、ステレオインジケータ点
灯感度のばらつきが大幅に減少するばかりでな
く、VCO（電圧制御発振器）のフリーラン周波数
の温度特性のばらつきも減少できる。特に１端子
形に好適であり、ICの端子を減少させコストダ
ウンが図れる。また、この発明は、上記したよう
にPLL・MPXデコーダの位相比較器およびオペ
アンプに適用できるだけでなく、FMクワドラチ
ヤ検波、AMシンクロナス検波およびPLL用等の
一般的な位相比較器にも適用できるものである。
レントミラー回路の利得の精度を向上でき、回路
出力のばらつきを減少させることができる利点を
有する。例えばPLL・MPXデコーダの位相比較
器に適用した場合には、ステレオインジケータ点
灯感度のばらつきが大幅に減少するばかりでな
く、VCO（電圧制御発振器）のフリーラン周波数
の温度特性のばらつきも減少できる。特に１端子
形に好適であり、ICの端子を減少させコストダ
ウンが図れる。また、この発明は、上記したよう
にPLL・MPXデコーダの位相比較器およびオペ
アンプに適用できるだけでなく、FMクワドラチ
ヤ検波、AMシンクロナス検波およびPLL用等の
一般的な位相比較器にも適用できるものである。
以上説明したようにこの発明によれば、カレン
トミラー回路部の入出力をスイツチングして等価
的に該カレントミラー回路部のアンバランスを打
ち消すためのスイツチング回路を設けることによ
つて、前記カレントミラー回路部の利得精度の向
上と入力差動増幅回路のバランスを改善して出力
のばらつきを大幅に減少し得、１端子形のローパ
スフイルタを用いた場合でも出力誤差電流を可及
的に減少し得る、位相比較回路に好適な電子回路
を提供できる。
トミラー回路部の入出力をスイツチングして等価
的に該カレントミラー回路部のアンバランスを打
ち消すためのスイツチング回路を設けることによ
つて、前記カレントミラー回路部の利得精度の向
上と入力差動増幅回路のバランスを改善して出力
のばらつきを大幅に減少し得、１端子形のローパ
スフイルタを用いた場合でも出力誤差電流を可及
的に減少し得る、位相比較回路に好適な電子回路
を提供できる。
第１図および第２図はそれぞれ従来の位相比較
回路の回路図、第３図はこの発明の原理的構成を
示す回路図、第４図および第５図はそれぞれ第３
図の具体的実施例を示す回路図、第６図はこの発
明の応用例を示す回路図である。 １１……差動増幅回路、１２……カレントミラ
ー回路部、１３……スイツチング回路、Q10〜
Q23……トランジスタ、FET1，FET2……MOS
形トランジスタ、CLPF……キヤパシタ、V1……
スイツチング信号源、V2……入力信号源、Ip……
電流源。
回路の回路図、第３図はこの発明の原理的構成を
示す回路図、第４図および第５図はそれぞれ第３
図の具体的実施例を示す回路図、第６図はこの発
明の応用例を示す回路図である。 １１……差動増幅回路、１２……カレントミラ
ー回路部、１３……スイツチング回路、Q10〜
Q23……トランジスタ、FET1，FET2……MOS
形トランジスタ、CLPF……キヤパシタ、V1……
スイツチング信号源、V2……入力信号源、Ip……
電流源。
Claims (1)
- 【特許請求の範囲】 １ 差動接続される第１および第２のトランジス
タを有し、交流入力信号を差動増幅する差動増幅
回路と、この差動増幅回路の第１および第２のト
ランジスタの出力電極にそれぞれその入力および
出力端子を接続したカレントミラー回路部と、こ
のカレントミラー回路部を構成するトランジスタ
のベース電流の供給点を実質的に前記カレントミ
ラー回路部の入力側と出力側とに交互に切り換え
るスイツチング手段と、このスイツチング手段の
切り換えタイミングに同期して前記差動増幅回路
の第１および第２のトランジスタの出力電極から
選択的に出力を得る手段と、前記カレントミラー
回路部の出力端子と基準電位点との間に接続した
ローパスフイルタとを備え、実質的に前記差動増
幅回路の入力信号と前記スイツチング手段のスイ
ツチ切換信号との積の平均値をとるように構成し
てなることを特徴とする電子回路。 ２ 差動接続される第１および第２のトランジス
タを有し、交流入力信号を差動増幅する差動増幅
回路と、この差動増幅回路の第１および第２のト
ランジスタの出力電極にそれぞれその入力および
出力端子を接続したカレントミラー回路部と、こ
のカレントミラー回路部を構成するトランジスタ
のベース電流の供給点を実質的に前記カレントミ
ラー回路部の入力側と出力側とに交互に切り換え
るスイツチング手段と、このスイツチング手段の
切り換えタイミングに同期して前記カレントミラ
ー回路部の入力側および出力側から選択的に出力
を得る手段とを備え、実質的に前記カレントミラ
ー回路部の誤差を減少して増幅作用を得ることが
できるように構成してなることを特徴とする電子
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9471480A JPS5720033A (en) | 1980-07-11 | 1980-07-11 | Electronic circuit |
| US06/276,161 US4410858A (en) | 1980-07-11 | 1981-06-22 | Electronic circuit including a current mirror circuit |
| GB8120207A GB2080644B (en) | 1980-07-11 | 1981-06-30 | Transistor circuits |
| DE3127020A DE3127020C2 (de) | 1980-07-11 | 1981-07-09 | Eine Stromspiegelungsschaltung aufweisender elektronischer Schaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9471480A JPS5720033A (en) | 1980-07-11 | 1980-07-11 | Electronic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720033A JPS5720033A (en) | 1982-02-02 |
| JPH0154893B2 true JPH0154893B2 (ja) | 1989-11-21 |
Family
ID=14117803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9471480A Granted JPS5720033A (en) | 1980-07-11 | 1980-07-11 | Electronic circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4410858A (ja) |
| JP (1) | JPS5720033A (ja) |
| DE (1) | DE3127020C2 (ja) |
| GB (1) | GB2080644B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135370A (en) * | 1981-02-16 | 1982-08-20 | Matsushita Electric Ind Co Ltd | Level detecting circuit |
| EP0099956B1 (fr) * | 1982-07-28 | 1987-10-21 | International Business Machines Corporation | Récepteur de signaux et son utilisation dans un circuit de réception indiquant l'état de l'équipement connecté |
| IT1212720B (it) * | 1983-03-23 | 1989-11-30 | Ates Componenti Elettron | Convertitore tensione-corrente ad alta precisione, particolarmente per basse tensioni di alimentazione. |
| JPS6139605A (ja) * | 1984-07-30 | 1986-02-25 | Toshiba Corp | 位相比較回路 |
| US4847519A (en) * | 1987-10-14 | 1989-07-11 | Vtc Incorporated | Integrated, high speed, zero hold current and delay compensated charge pump |
| JPH02145003A (ja) * | 1988-11-28 | 1990-06-04 | Toshiba Corp | 検波回路 |
| GB2229056A (en) * | 1989-03-10 | 1990-09-12 | Philips Electronic Associated | Differential amplifiers |
| GB2254211A (en) * | 1990-06-07 | 1992-09-30 | Motorola Inc | Current mirrors |
| US5166983A (en) * | 1991-07-22 | 1992-11-24 | Motorola, Inc. | Mute circuit for audio amplifiers |
| US5486780A (en) * | 1994-10-19 | 1996-01-23 | Texas Instruments Inc. | Tri-stateable current mirror sense amplifier |
| US6320467B1 (en) * | 2000-04-28 | 2001-11-20 | Credence Systems Corporation | Ft multiplier amplifier with low-power biasing circuit |
| JP5076042B2 (ja) * | 2001-08-22 | 2012-11-21 | 旭化成エレクトロニクス株式会社 | ディスプレイパネル駆動回路 |
| JP5226920B2 (ja) * | 2001-08-24 | 2013-07-03 | 旭化成エレクトロニクス株式会社 | ディスプレイパネル駆動回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1029445A (en) * | 1974-08-30 | 1978-04-11 | Rca Corporation | Equalization of base current flow in two interconnected transistor amplifiers |
| JPS59171B2 (ja) * | 1977-11-30 | 1984-01-05 | 株式会社日立製作所 | 電子切替回路 |
| US4284912A (en) * | 1978-11-09 | 1981-08-18 | Hitachi Denshi K.K. | Switching circuits for differential amplifiers |
| JPS5674776A (en) * | 1979-11-22 | 1981-06-20 | Nippon Kogaku Kk <Nikon> | Absolute-value circuit |
| US4321488A (en) * | 1979-12-03 | 1982-03-23 | Zenith Radio Corporation | Sample and hold detector |
-
1980
- 1980-07-11 JP JP9471480A patent/JPS5720033A/ja active Granted
-
1981
- 1981-06-22 US US06/276,161 patent/US4410858A/en not_active Expired - Lifetime
- 1981-06-30 GB GB8120207A patent/GB2080644B/en not_active Expired
- 1981-07-09 DE DE3127020A patent/DE3127020C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3127020C2 (de) | 1983-10-27 |
| DE3127020A1 (de) | 1982-03-18 |
| US4410858A (en) | 1983-10-18 |
| GB2080644B (en) | 1984-08-15 |
| JPS5720033A (en) | 1982-02-02 |
| GB2080644A (en) | 1982-02-03 |
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