JPS6175440A - プログラム品質評価装置 - Google Patents
プログラム品質評価装置Info
- Publication number
- JPS6175440A JPS6175440A JP59197240A JP19724084A JPS6175440A JP S6175440 A JPS6175440 A JP S6175440A JP 59197240 A JP59197240 A JP 59197240A JP 19724084 A JP19724084 A JP 19724084A JP S6175440 A JPS6175440 A JP S6175440A
- Authority
- JP
- Japan
- Prior art keywords
- program
- memory
- executed
- address
- coverage
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
この発明は、完成したプログラムのテストを行なう際、
そのプログラムのどの部分が実行されたかを検出表示す
ることによってプログラムの品質を評価する装置に関す
る。
そのプログラムのどの部分が実行されたかを検出表示す
ることによってプログラムの品質を評価する装置に関す
る。
〈発明の背景〉
従来、完成したプログラムのテストを行なう際に、その
ときのテスト条件下２こおいてプログラム全体が実行さ
れたかどうかをチェックする方法が存在しなかった。こ
のため、プログラムの一部がテストの際に実行されない
まま残り、プログラム中のバグが後になって発見される
ようなことがあった。とりわけ現在ではＣＰＵ等のプロ
セッサ（以下単にＣＰＵという）の機能が非常に向上し
、これに従って作成されるプログラムも大きくなってき
ているため、プログラムのテストを全部分にわたって完
全に行なうことは一層困難になっている。
ときのテスト条件下２こおいてプログラム全体が実行さ
れたかどうかをチェックする方法が存在しなかった。こ
のため、プログラムの一部がテストの際に実行されない
まま残り、プログラム中のバグが後になって発見される
ようなことがあった。とりわけ現在ではＣＰＵ等のプロ
セッサ（以下単にＣＰＵという）の機能が非常に向上し
、これに従って作成されるプログラムも大きくなってき
ているため、プログラムのテストを全部分にわたって完
全に行なうことは一層困難になっている。
〈発明の目的〉
この発明は、このような実情から成されたものであり、
完成したプログラムのテストを行なう際に該プログラム
のどの部分が実行されたかを目視表示することによって
、プログラムの品質を評価し得る装置を提供することを
目的としている。
完成したプログラムのテストを行なう際に該プログラム
のどの部分が実行されたかを目視表示することによって
、プログラムの品質を評価し得る装置を提供することを
目的としている。
〈発明の構成および効果〉
上記目的を達成するため、この発明では、実行すべきプ
ログラムをアクセスするためのアドレス信号がＣＰＵか
ら出力されたことを検出し、区アドレス信号をメモリに
記録した後、ＣＲＴ上に各アドレスごとにそのアドレス
のプログラムが実行されたかどうかを表示するよう構成
している。
ログラムをアクセスするためのアドレス信号がＣＰＵか
ら出力されたことを検出し、区アドレス信号をメモリに
記録した後、ＣＲＴ上に各アドレスごとにそのアドレス
のプログラムが実行されたかどうかを表示するよう構成
している。
この発明によれば、プログラムのどの部分が実行された
かが一見してわかるため、プログラムのテストを確実に
行なうことができて、プログラムの品質を向上させるこ
とが可能となる。
かが一見してわかるため、プログラムのテストを確実に
行なうことができて、プログラムの品質を向上させるこ
とが可能となる。
〈実施例の説明〉
以下、図面により、この発明の一実施例を説明する。尚
以下の説明では、プログラムが実行されたかどうかの評
価基準をカバレージと呼んでいる。
以下の説明では、プログラムが実行されたかどうかの評
価基準をカバレージと呼んでいる。
第１図は、この発明の一実施例であるプログラム品質評
価装置を示す概略ブロック図である。
価装置を示す概略ブロック図である。
完成したプログラムのテストは、ｃｐｕｌを含むシステ
ム３において実行される。ＣＰＵ２を含むプログラム品
質評価装置４は、プログラムのどの部分が実行されたか
を検出表示する。
ム３において実行される。ＣＰＵ２を含むプログラム品
質評価装置４は、プログラムのどの部分が実行されたか
を検出表示する。
品質評価装置４はカバレージメモリ５を含み、このカバ
レージメモリ５はライン７を介して、ＣＰＵ１からバス
６を通じてメモリ（図示せず）に与えられるプログラム
アクセスのためのメモリアドレス信号を受ける。カバレ
ージメモリ５はまた、ライン８を介して、書込信号とし
てＣＰＵ１からメモリアクセス信号を受ける。利用者は
キーボード９によりコマンドを入力し、それに応じてカ
バレージメモリ５の内容は、ＣＰＵ２の制御の下で、バ
ス１０を介してＣＲＴ制御回路１１に与えられ、これに
よってＣＲＴ１２の画面上に、カバレージメモリ５の内
容が表示される。尚ＣＰＵ２は、カバレージメモリ５に
対するデータの読み蒼き、キーボード９の入出力動作、
およびＣＲＴ制御回路１１の表示動作を、夫々制御する
。
レージメモリ５はライン７を介して、ＣＰＵ１からバス
６を通じてメモリ（図示せず）に与えられるプログラム
アクセスのためのメモリアドレス信号を受ける。カバレ
ージメモリ５はまた、ライン８を介して、書込信号とし
てＣＰＵ１からメモリアクセス信号を受ける。利用者は
キーボード９によりコマンドを入力し、それに応じてカ
バレージメモリ５の内容は、ＣＰＵ２の制御の下で、バ
ス１０を介してＣＲＴ制御回路１１に与えられ、これに
よってＣＲＴ１２の画面上に、カバレージメモリ５の内
容が表示される。尚ＣＰＵ２は、カバレージメモリ５に
対するデータの読み蒼き、キーボード９の入出力動作、
およびＣＲＴ制御回路１１の表示動作を、夫々制御する
。
％２図は、カバレージ測定のフローチャートを示す。ま
ず°ステップ２１において、利用者はキーボード９によ
り、カバレージメモリ５をクリアするコマンドを入力す
る。ｃｐｕ２はこのコマンドを読み、カノメレージメモ
リ５の内容をクリアする。次にステップ２２において、
利用者は測定される側のシステム３を動作させて、プロ
グラムのテストを行なう。
ず°ステップ２１において、利用者はキーボード９によ
り、カバレージメモリ５をクリアするコマンドを入力す
る。ｃｐｕ２はこのコマンドを読み、カノメレージメモ
リ５の内容をクリアする。次にステップ２２において、
利用者は測定される側のシステム３を動作させて、プロ
グラムのテストを行なう。
この場合、カバレージメモリ５のアドレス線にはライン
７を介してｃｐｔｒｌのアドレス信号が入力されており
、一方ｃｐｕ１から図示しないメモリに対するアクセス
信号が出力されるたびにこの信号はライン８を介してカ
バレージメモリ５に書込信号として与えられ、カバレー
ジメモリ５にデータが誉き込まれる。カバレージメモリ
５の各番地はそれぞれ１ビツトで構成されており、ｃｐ
ｕｌがプログラム実行中にメモリをアクセスするための
アドレス信号を出力すると、その番地と対応するカバレ
ージメモリ５のビットが「１」の状態となる。したがっ
て利用者がプログラムのテストを行なうことにより、カ
バレージメモリにはプログラムが実行された部分に「１
」が誉き込まれ、一方実行されない部分は「０」のまま
となる。
７を介してｃｐｔｒｌのアドレス信号が入力されており
、一方ｃｐｕ１から図示しないメモリに対するアクセス
信号が出力されるたびにこの信号はライン８を介してカ
バレージメモリ５に書込信号として与えられ、カバレー
ジメモリ５にデータが誉き込まれる。カバレージメモリ
５の各番地はそれぞれ１ビツトで構成されており、ｃｐ
ｕｌがプログラム実行中にメモリをアクセスするための
アドレス信号を出力すると、その番地と対応するカバレ
ージメモリ５のビットが「１」の状態となる。したがっ
て利用者がプログラムのテストを行なうことにより、カ
バレージメモリにはプログラムが実行された部分に「１
」が誉き込まれ、一方実行されない部分は「０」のまま
となる。
ＣＰＵ２は、テストを行なっている間、千−ボード９を
監現してコマンドを待っている。ステップ２３において
、利用者がキーボード９により表示コマンドを入力する
と、ＣＰＵ２はカバレージメモリ５の内容を読み出し、
ＣＲＴ制御回路１１を制御してＣＲＴ１２の画面上に表
示を行なう。この表示は、例えば第３図に示されるよう
に行なわれる。図中、画面１３の左側ニする数字は、メ
モリのアドレスを示す。また、？［の部分はカバレージ
メモリの内容を表示する部分で、図示しないメモリのプ
ログラムの番地とは例えば第４図のように対応している
。
監現してコマンドを待っている。ステップ２３において
、利用者がキーボード９により表示コマンドを入力する
と、ＣＰＵ２はカバレージメモリ５の内容を読み出し、
ＣＲＴ制御回路１１を制御してＣＲＴ１２の画面上に表
示を行なう。この表示は、例えば第３図に示されるよう
に行なわれる。図中、画面１３の左側ニする数字は、メ
モリのアドレスを示す。また、？［の部分はカバレージ
メモリの内容を表示する部分で、図示しないメモリのプ
ログラムの番地とは例えば第４図のように対応している
。
第４図では、各点がプログラムの番地と１対１に対応し
ており、実行された部分は白くなり、実行されない部分
には何も表示されない。画面上で右端の次のアドレスは
、次のラインの左端に表示される。通常ＣＲＴの画面に
は、この表示エリアとして４００Ｘ３００程度の画素が
使用できるため、１００にバイト装置の大きさのプログ
ラムであってもカバレージを一画面に表示することが可
能である。また部分的に拡大して表示すれば、どの番地
が実行されたかをチェックすることも可能となる。
ており、実行された部分は白くなり、実行されない部分
には何も表示されない。画面上で右端の次のアドレスは
、次のラインの左端に表示される。通常ＣＲＴの画面に
は、この表示エリアとして４００Ｘ３００程度の画素が
使用できるため、１００にバイト装置の大きさのプログ
ラムであってもカバレージを一画面に表示することが可
能である。また部分的に拡大して表示すれば、どの番地
が実行されたかをチェックすることも可能となる。
第１図はこの発明の一実施例であるプログラム品質評価
装置を示す該略ブロック図、第２図はカバレージ測距の
フローチャート、第３図はＣＲＴ画面表示の一例を示す
図、第４図は第３図の画面の一部の拡大図である。 ３・・・被電１定システム、４・・・プログラム品質評
価装置、５・・・カバレージメモリ、７・・・アドレス
信号ライン、８・・・メモリアクセス信号ライン、１２
・・・ＣＲＴｏ
装置を示す該略ブロック図、第２図はカバレージ測距の
フローチャート、第３図はＣＲＴ画面表示の一例を示す
図、第４図は第３図の画面の一部の拡大図である。 ３・・・被電１定システム、４・・・プログラム品質評
価装置、５・・・カバレージメモリ、７・・・アドレス
信号ライン、８・・・メモリアクセス信号ライン、１２
・・・ＣＲＴｏ
Claims (3)
- （１）実行すべきプログラムをアクセスするためのアド
レス信号がプロセツサから出力さ れたことを検出する手段と、 この検出に応答して前記アドレス信号を 記憶するメモリ手段と、 メモリ手段の記憶内容に基いて前記プロ セツサが実行したプログラムの部分を表示 する表示手段とを具備して成る、プログラ ム品質評価装置。 - （２）前記メモリ手段の各番地はそれぞれ１ビツトで構
成されており、 前記アドレス信号の記憶は該アドレス信 号に対応する前記メモリ手段の番地に２進 情報のいずれか一方を書き込むことによつ て行なわれる特許請求の範囲第１項記載の プログラム品質評価装置。 - （３）前記表示手段の表示エリアは、メモリ手段の各番
地に対応して分割されると共に、 該各番地に書込まれた情報に基づき対応す る表示エリア部分に目視表示が行なわれる 特許請求の範囲第１項記載のプログラム品 質評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197240A JPS6175440A (ja) | 1984-09-19 | 1984-09-19 | プログラム品質評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197240A JPS6175440A (ja) | 1984-09-19 | 1984-09-19 | プログラム品質評価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175440A true JPS6175440A (ja) | 1986-04-17 |
Family
ID=16371177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197240A Pending JPS6175440A (ja) | 1984-09-19 | 1984-09-19 | プログラム品質評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175440A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106651A (en) * | 1976-03-05 | 1977-09-07 | Toshiba Corp | Program progress status display device |
| JPS55118157A (en) * | 1979-03-06 | 1980-09-10 | Hitachi Ltd | Program tracing system |
| JPS56159747A (en) * | 1980-05-15 | 1981-12-09 | Mitsubishi Electric Corp | Program testing device |
| JPS59158450A (ja) * | 1983-02-28 | 1984-09-07 | Omron Tateisi Electronics Co | プログラムテスト装置 |
-
1984
- 1984-09-19 JP JP59197240A patent/JPS6175440A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106651A (en) * | 1976-03-05 | 1977-09-07 | Toshiba Corp | Program progress status display device |
| JPS55118157A (en) * | 1979-03-06 | 1980-09-10 | Hitachi Ltd | Program tracing system |
| JPS56159747A (en) * | 1980-05-15 | 1981-12-09 | Mitsubishi Electric Corp | Program testing device |
| JPS59158450A (ja) * | 1983-02-28 | 1984-09-07 | Omron Tateisi Electronics Co | プログラムテスト装置 |
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