JPS6167231A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6167231A JPS6167231A JP59188124A JP18812484A JPS6167231A JP S6167231 A JPS6167231 A JP S6167231A JP 59188124 A JP59188124 A JP 59188124A JP 18812484 A JP18812484 A JP 18812484A JP S6167231 A JPS6167231 A JP S6167231A
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- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は民生用、産業用の電子機器に広く用いられてい
る半導体装置に関するものである。
る半導体装置に関するものである。
(従来例の構成とその問題点)
近年、半導体装置は電子機器に多量に用いられている。
従来の半導体装置を第1図および第2図に基づいて説明
する。
する。
第1図は同斜視図で、モールドの樹脂封止材を取シ除い
たものを示す。同図においてlは半導体素子、2はダイ
パッド、3はリードコム、4,5はボンディングワイア
である。グイ/’Pッド2の表面には金メッキがされて
おり、この上に半導体素子lを置いて300℃程度の不
活性ガス炉中で加熱すると、半導体素子1とダイ/”!
’ ラド2の界面に合金ができて半導体素子lはダイ・
ぐラド2に接着される。そのあと半導体素子lの電源や
入出力信号は、ボンディングワイア4を介してリードコ
ム3に接続され、さらに樹脂等の封止材で封止して半導
体装置は組立てられる。通常ダイパッド2は電源の一方
の電位(たとえば+5V)に接続されているので、半導
体素子lの基板もその電位に保たれているが、それだけ
では半導体素子lの基板の比抵抗が高いなどの理由によ
り電源供給が十分なされないので、別にボンディングワ
イア5によって半導体素子1に接続されている。電源の
もう一方の電位(たとえばQV)はポンディングワイア
4によって半導体素子1に接続されている。
たものを示す。同図においてlは半導体素子、2はダイ
パッド、3はリードコム、4,5はボンディングワイア
である。グイ/’Pッド2の表面には金メッキがされて
おり、この上に半導体素子lを置いて300℃程度の不
活性ガス炉中で加熱すると、半導体素子1とダイ/”!
’ ラド2の界面に合金ができて半導体素子lはダイ・
ぐラド2に接着される。そのあと半導体素子lの電源や
入出力信号は、ボンディングワイア4を介してリードコ
ム3に接続され、さらに樹脂等の封止材で封止して半導
体装置は組立てられる。通常ダイパッド2は電源の一方
の電位(たとえば+5V)に接続されているので、半導
体素子lの基板もその電位に保たれているが、それだけ
では半導体素子lの基板の比抵抗が高いなどの理由によ
り電源供給が十分なされないので、別にボンディングワ
イア5によって半導体素子1に接続されている。電源の
もう一方の電位(たとえばQV)はポンディングワイア
4によって半導体素子1に接続されている。
第2図は第1図の半導体装置の断面図で、半導体素子1
がダイパッド2に直接接着されていることを示している
〇 このような半導体装置においては、その電源にはバスコ
ンデンサといわれる1000ないし2200pF程度の
セラミックコンデンサ等を半導体装置の外に付けるのが
一般的であり、特に最近使用量の増加している相補形M
OSタイプのディジタル半導体装置においては、ノイズ
による誤動作を防止するために・ぐスコンデンサは不可
欠である。しかし、このような・ぐスコンデンサを半導
体装置に外付けすることは、高密度実装を強く要求され
る電子機器においてはコンデンサの実装ペースを必要と
するだけでなく、・ぐスコンデンサと半導体装置間の配
線があるためにノイズが十分吸収しきれない問題があシ
、また外付けするため原価高になる要因があシ、欠点と
なっていた。
がダイパッド2に直接接着されていることを示している
〇 このような半導体装置においては、その電源にはバスコ
ンデンサといわれる1000ないし2200pF程度の
セラミックコンデンサ等を半導体装置の外に付けるのが
一般的であり、特に最近使用量の増加している相補形M
OSタイプのディジタル半導体装置においては、ノイズ
による誤動作を防止するために・ぐスコンデンサは不可
欠である。しかし、このような・ぐスコンデンサを半導
体装置に外付けすることは、高密度実装を強く要求され
る電子機器においてはコンデンサの実装ペースを必要と
するだけでなく、・ぐスコンデンサと半導体装置間の配
線があるためにノイズが十分吸収しきれない問題があシ
、また外付けするため原価高になる要因があシ、欠点と
なっていた。
(発明の目的)
本発明の目的は、従来例の欠点を解消し、外付けの・ぐ
スコンデンサを必要としない半導体装置を提供すること
である。
スコンデンサを必要としない半導体装置を提供すること
である。
(発明の構成)
本発明の半導体装置は、半導体素子と、この半導体素子
を接着するためのダイノJ?ッドを具備し、ダイ・(ラ
ドの一方の面に絶縁物薄膜を介して金属膜を形成し、こ
の金属膜の上に前記半導体素子を接着し、この半導体素
子に印加される電源電圧の一方の電位を半導体素子の基
板に、他方の電位を前記ダイパ□ッドに接続して構成し
たものである。
を接着するためのダイノJ?ッドを具備し、ダイ・(ラ
ドの一方の面に絶縁物薄膜を介して金属膜を形成し、こ
の金属膜の上に前記半導体素子を接着し、この半導体素
子に印加される電源電圧の一方の電位を半導体素子の基
板に、他方の電位を前記ダイパ□ッドに接続して構成し
たものである。
(実施例の説明)
本発明の一実施例を第3図に基づいて説明する。
第3図は本発明の一実施例による半導体装置の断面図で
ある。同図において、1は半導体素子、2けダイノマッ
ド、3はリードコム、4はボンディングワイアで、以上
は第2図の構成と同じである。
ある。同図において、1は半導体素子、2けダイノマッ
ド、3はリードコム、4はボンディングワイアで、以上
は第2図の構成と同じである。
6は絶縁物薄膜、7は金属膜である。
ダイパッド2の一方の面には絶縁物薄膜6が形成され、
その上に金属膜7が形成され、さらにその上に半導体素
子1が接着されている。
その上に金属膜7が形成され、さらにその上に半導体素
子1が接着されている。
半導体素子lの電源の一方の電位(たとえば+ 5 V
) U IJ−ドコム3かう&ンディングワイア4を
介して半導体素子1の基板に接続されているので、金属
膜7もその電位(+5V)に保たれる。
) U IJ−ドコム3かう&ンディングワイア4を
介して半導体素子1の基板に接続されているので、金属
膜7もその電位(+5V)に保たれる。
一方、ダイ・ぞラド2を電源の他方の電位(たとえばQ
V)に接続すると、ダイ・ぐラド2と金属膜7との間に
コンデンサ8が形成され、これは半導体素子1の・ゼス
コンデンサとして機能できる。
V)に接続すると、ダイ・ぐラド2と金属膜7との間に
コンデンサ8が形成され、これは半導体素子1の・ゼス
コンデンサとして機能できる。
絶縁物薄膜6の形成には酸化シリコン(5i02)をC
■法によって選択的につけることが可能で、ピンホール
のない薄膜を容易に形成できる。また5i02溶級の印
刷による塗布、焼付けによれば、2度塗り等によるピン
ホール除去が必要であるが、非常に安価に加工できる。
■法によって選択的につけることが可能で、ピンホール
のない薄膜を容易に形成できる。また5i02溶級の印
刷による塗布、焼付けによれば、2度塗り等によるピン
ホール除去が必要であるが、非常に安価に加工できる。
金属膜7の形成には銅の蒸着後に金メッキを施す等の方
法がある。
法がある。
得られるコンデンサの静電容量Cは、絶縁物の材質(比
誘電率=ε、)を酸化シリコン、膜厚dを2000λ、
金属膜の面積Sを50朋2とするとC=ε0・ε8・S
/d (但し、ε0:真空の誘電率) なる式で求められ、この場合C中10,000pF(0
,01μF)になる。
誘電率=ε、)を酸化シリコン、膜厚dを2000λ、
金属膜の面積Sを50朋2とするとC=ε0・ε8・S
/d (但し、ε0:真空の誘電率) なる式で求められ、この場合C中10,000pF(0
,01μF)になる。
(発明の効果)
本発明によれば、・クスコンデンサが内蔵されて、外付
け・ぐスコンデンサが不要となるので、外付けのだめの
スペース・コスト削減が可能となり、内蔵コンデンサの
静電容量を比較的大きくすることが容易であり、また半
導体素子との間に配線がないのでノイズの面からも効果
が大である。
け・ぐスコンデンサが不要となるので、外付けのだめの
スペース・コスト削減が可能となり、内蔵コンデンサの
静電容量を比較的大きくすることが容易であり、また半
導体素子との間に配線がないのでノイズの面からも効果
が大である。
第1図は従来の半導体装置の斜視図、第2図は同断面図
、第3図は本発明の一実施例における半導体装置の断面
図である◇ 1・・・半導体素子、2・・・ダイ−ぐラド、3・・・
リートコム、4,5・・・ボンディングワイア、6・・
・絶縁物薄膜、7・・・金属膜、8・・・コンデンサ。 第1図 第2図
、第3図は本発明の一実施例における半導体装置の断面
図である◇ 1・・・半導体素子、2・・・ダイ−ぐラド、3・・・
リートコム、4,5・・・ボンディングワイア、6・・
・絶縁物薄膜、7・・・金属膜、8・・・コンデンサ。 第1図 第2図
Claims (1)
- 半導体素子と、該半導体素子を接着するためのダイパ
ッドを具備し、該ダイパッドの一方の面に絶縁物薄膜を
介して金属膜を形成し、該金属膜の上に、前記半導体素
子を接着し、半導体素子に印加される電源電圧の一方の
電位を、前記半導体素子の基板に、他方の電位を前記ダ
イパッドに印加するようにしたことを特徴とする半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59188124A JPS6167231A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59188124A JPS6167231A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6167231A true JPS6167231A (ja) | 1986-04-07 |
Family
ID=16218131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59188124A Pending JPS6167231A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6167231A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0547808A (ja) * | 1991-08-19 | 1993-02-26 | Samsung Electron Co Ltd | 集積回路の電源雑音抑制構造 |
ITUB20161121A1 (it) * | 2016-02-26 | 2017-08-26 | St Microelectronics Srl | Procedimento per integrare condensatori in dispositivi a seminconduttore e corrispondente dispositivo |
IT201800005354A1 (it) * | 2018-05-14 | 2019-11-14 | Dispositivo a semiconduttore e procedimento corrispondente |
-
1984
- 1984-09-10 JP JP59188124A patent/JPS6167231A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0547808A (ja) * | 1991-08-19 | 1993-02-26 | Samsung Electron Co Ltd | 集積回路の電源雑音抑制構造 |
ITUB20161121A1 (it) * | 2016-02-26 | 2017-08-26 | St Microelectronics Srl | Procedimento per integrare condensatori in dispositivi a seminconduttore e corrispondente dispositivo |
US10283441B2 (en) | 2016-02-26 | 2019-05-07 | Stmicroelectronics S.R.L. | Method of integrating capacitors on lead frame in semiconductor devices |
US10593614B2 (en) | 2016-02-26 | 2020-03-17 | Stmicroelectronics S.R.L. | Integrated capacitors on lead frame in semiconductor devices |
IT201800005354A1 (it) * | 2018-05-14 | 2019-11-14 | Dispositivo a semiconduttore e procedimento corrispondente | |
US11152289B2 (en) | 2018-05-14 | 2021-10-19 | Stmicroelectronics S.R.L. | Semiconductor device and corresponding method |
US11626355B2 (en) | 2018-05-14 | 2023-04-11 | Stmicroelectronics S.R.L. | Semiconductor device and corresponding method |
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