JPS6145900B2 - - Google Patents
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- JPS6145900B2 JPS6145900B2 JP54020584A JP2058479A JPS6145900B2 JP S6145900 B2 JPS6145900 B2 JP S6145900B2 JP 54020584 A JP54020584 A JP 54020584A JP 2058479 A JP2058479 A JP 2058479A JP S6145900 B2 JPS6145900 B2 JP S6145900B2
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- JP
- Japan
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- voltage
- oscillation
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- amplifier
- oscillation voltage
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Links
- 230000010355 oscillation Effects 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 9
- 230000010354 integration Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 6
- 230000010356 wave oscillation Effects 0.000 description 5
- 101150015217 FET4 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/20—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator
- H03B5/26—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising resistance and either capacitance or inductance, e.g. phase-shift oscillator frequency-determining element being part of bridge circuit in closed ring around which signal is transmitted; frequency-determining element being connected via a bridge circuit to such a closed ring, e.g. Wien-Bridge oscillator, parallel-T oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】
本発明は、正弦波発振電圧が自動的に制御され
るウイーンブリツジ発振器の発振電圧制御方式に
関するものである。
るウイーンブリツジ発振器の発振電圧制御方式に
関するものである。
従来より、交流標準電圧発生器等においては正
弦波発生器が必要とされ、一般にウイーンブリツ
ジ発振器が利用される。この場合、発振電圧は波
形歪のない一定振幅に制御されることが望まれ
る。第１図はウイーンブリツジ発振器の発振電圧
を制御する制御方式を実施するための発振回路で
ある。すなわち、１はウイーンブリツジ発振器
で、正弦波発振電圧を発生するもので、演算増幅
器Ａ１、抵抗Ｒ１とコンデンサＣ１の並列回路
２、抵抗Ｒ２とコンデンサＣ２の直列回路３、抵
抗Ｒ３，Ｒ４及び振幅制御手段４により構成され
ている。演算増幅器Ａ１の非反転入力端子（＋）
は並列回路２を介してコモンラインに接続される
と共に直列回路３を介して出力端に接続されてい
る。また演算増幅器Ａ１の反転入力端子（−）は
抵抗Ｒ３を介して出力端に接続されると共に、抵
抗Ｒ４および振幅制御手段４を介してコモンライ
ンに接続されている。なお、振幅制御手段４とし
てはFETを適用することができ、そのゲート電
圧によつて抵抗Ｒ４に流れる電流を制御すること
ができる。演算増幅器Ａ２の反転入力端子（−）
には抵抗Ｒ５及びダイオードＤ１を介して演算増
幅器Ａ１の正極性の出力電圧に関連する電流が供
給されると共に、抵抗Ｒ６を介して負の基準電圧
−Vsに関連する電流が供給されるようになつて
いる。演算増幅器Ａ２はその帰還路にコンデンサ
Ｃ３を有し積分器を構成し、またその非反転入力
端子（＋）は抵抗Ｒ７を介してコモンラインに接
続されると共に抵抗Ｒ８及びダイオードＤ２を介
して演算増幅器Ａ２の出力端に接続されている。
演算増幅器Ａ２の出力端は抵抗Ｒ９を介して
FET４のゲートＧに接続されている。
弦波発生器が必要とされ、一般にウイーンブリツ
ジ発振器が利用される。この場合、発振電圧は波
形歪のない一定振幅に制御されることが望まれ
る。第１図はウイーンブリツジ発振器の発振電圧
を制御する制御方式を実施するための発振回路で
ある。すなわち、１はウイーンブリツジ発振器
で、正弦波発振電圧を発生するもので、演算増幅
器Ａ１、抵抗Ｒ１とコンデンサＣ１の並列回路
２、抵抗Ｒ２とコンデンサＣ２の直列回路３、抵
抗Ｒ３，Ｒ４及び振幅制御手段４により構成され
ている。演算増幅器Ａ１の非反転入力端子（＋）
は並列回路２を介してコモンラインに接続される
と共に直列回路３を介して出力端に接続されてい
る。また演算増幅器Ａ１の反転入力端子（−）は
抵抗Ｒ３を介して出力端に接続されると共に、抵
抗Ｒ４および振幅制御手段４を介してコモンライ
ンに接続されている。なお、振幅制御手段４とし
てはFETを適用することができ、そのゲート電
圧によつて抵抗Ｒ４に流れる電流を制御すること
ができる。演算増幅器Ａ２の反転入力端子（−）
には抵抗Ｒ５及びダイオードＤ１を介して演算増
幅器Ａ１の正極性の出力電圧に関連する電流が供
給されると共に、抵抗Ｒ６を介して負の基準電圧
−Vsに関連する電流が供給されるようになつて
いる。演算増幅器Ａ２はその帰還路にコンデンサ
Ｃ３を有し積分器を構成し、またその非反転入力
端子（＋）は抵抗Ｒ７を介してコモンラインに接
続されると共に抵抗Ｒ８及びダイオードＤ２を介
して演算増幅器Ａ２の出力端に接続されている。
演算増幅器Ａ２の出力端は抵抗Ｒ９を介して
FET４のゲートＧに接続されている。
このような構成において、Ｒ１＝Ｒ２，Ｃ１＝
Ｃ２のときウイーンブリツジ発振器１は第２図の
イに示すような周波数１／２πＣ１・Ｒ１の正弦波を発 生する。この正弦波発振電圧の正の半波に対して
はダイオードＤ１がオン状態になり正の半波に関
連した電流が積分されつまり平均化される。一
方、正弦波発振電圧の負の半波に対してはダイオ
ードＤ２がオン状態になり抵抗Ｒ８を介して演算
増幅器Ａ２に与えられる。したがつて、演算増幅
器Ａ２の非反転入力端（＋）に与えられる電圧は
第２図のロに示すような負の半波に対応した電圧
V2となり、結局演算増幅器Ａ２の出力電圧V3は
第２図のハに示すように前記平均化電圧に前記電
圧V2を加算した電圧波形である。なお、電圧V3
のレベルは基準電圧−Vsにより調整される。そ
して、この電圧V3によりFET４を駆動し演算増
幅器Ａ１の出力電圧の振幅すなわち正弦波発振電
圧の振幅を一定に制御することができる。
Ｃ２のときウイーンブリツジ発振器１は第２図の
イに示すような周波数１／２πＣ１・Ｒ１の正弦波を発 生する。この正弦波発振電圧の正の半波に対して
はダイオードＤ１がオン状態になり正の半波に関
連した電流が積分されつまり平均化される。一
方、正弦波発振電圧の負の半波に対してはダイオ
ードＤ２がオン状態になり抵抗Ｒ８を介して演算
増幅器Ａ２に与えられる。したがつて、演算増幅
器Ａ２の非反転入力端（＋）に与えられる電圧は
第２図のロに示すような負の半波に対応した電圧
V2となり、結局演算増幅器Ａ２の出力電圧V3は
第２図のハに示すように前記平均化電圧に前記電
圧V2を加算した電圧波形である。なお、電圧V3
のレベルは基準電圧−Vsにより調整される。そ
して、この電圧V3によりFET４を駆動し演算増
幅器Ａ１の出力電圧の振幅すなわち正弦波発振電
圧の振幅を一定に制御することができる。
しかしながら、第２図のハに示すような負の半
波の大きなリツプルを有する電圧V3でFET４が
制御されるので、正弦波発振電圧V1の波形は50
〜400Hzの周波数において約0.3％の歪率を示す。
歪率改善のために抵抗比Ｒ７／Ｒ７＋Ｒ８を小さくし電 圧V3のリツプルを小さくすると歪率は良くなる
が、振幅を制御するに要する整定時間が遅くなる
という欠点がある。
波の大きなリツプルを有する電圧V3でFET４が
制御されるので、正弦波発振電圧V1の波形は50
〜400Hzの周波数において約0.3％の歪率を示す。
歪率改善のために抵抗比Ｒ７／Ｒ７＋Ｒ８を小さくし電 圧V3のリツプルを小さくすると歪率は良くなる
が、振幅を制御するに要する整定時間が遅くなる
という欠点がある。
本発明は、このような欠点を除去し、整定時間
を短くし、しかも歪率を小さくして発振電圧の振
幅を制御することのできるウイーンブリツジ発振
器の発振電圧制御方式を提供しようとするもので
ある。
を短くし、しかも歪率を小さくして発振電圧の振
幅を制御することのできるウイーンブリツジ発振
器の発振電圧制御方式を提供しようとするもので
ある。
第３図は本発明に係るウイーンブリツジ発振器
の発振電圧制御方式を実施するための発振回路で
ある。第３図において、第１図と同等素子には同
一符号を付しその説明を省略する。３０はピーク
整流回路で、ダイオードＤ３１、コンデンサＣ３
１及び抵抗Ｒ３１，Ｒ３２より構成されている。
コンデンサＣ３１は直列接続された抵抗Ｒ３１と
Ｒ３２に並列接続され、その一端はコモンライン
に接続され他端はダイオードＤ３１のアノードに
接続されている。ダイオードＤ３１のカソードは
ウイーンブリツジ発振器１の出力端に接続されて
いる。またピーク整流回路３０の出力端すなわち
抵抗Ｒ３１，Ｒ３２の共通接続点は演算増幅器Ａ
２の非反転入力端子（＋）に接続されている。
の発振電圧制御方式を実施するための発振回路で
ある。第３図において、第１図と同等素子には同
一符号を付しその説明を省略する。３０はピーク
整流回路で、ダイオードＤ３１、コンデンサＣ３
１及び抵抗Ｒ３１，Ｒ３２より構成されている。
コンデンサＣ３１は直列接続された抵抗Ｒ３１と
Ｒ３２に並列接続され、その一端はコモンライン
に接続され他端はダイオードＤ３１のアノードに
接続されている。ダイオードＤ３１のカソードは
ウイーンブリツジ発振器１の出力端に接続されて
いる。またピーク整流回路３０の出力端すなわち
抵抗Ｒ３１，Ｒ３２の共通接続点は演算増幅器Ａ
２の非反転入力端子（＋）に接続されている。
このような構成において、ピーク整流回路３０
を除いては第１図回路の動作と同様なのでその動
作説明を省略する。ピーク整流回路３０において
ダイオードＤ３１に第４図のイに示す発振電圧
V1が与えられると第４図のロに示すようなピー
ク整流波形の電圧V31を発生する。この電圧V31が
演算増幅器Ａ２の非反転入力端子（＋）に与えら
れると、増幅器Ａ２は第４図のハに示すような波
形の電圧V32を送出する。この電圧V32が抵抗Ｒ９
を介してFET４のゲートＧに与えられることに
よりFET４のドレイン電流が制御され、したが
つて発振電圧V1の振幅が所定の一定値になるよ
うに自動的に制御される。
を除いては第１図回路の動作と同様なのでその動
作説明を省略する。ピーク整流回路３０において
ダイオードＤ３１に第４図のイに示す発振電圧
V1が与えられると第４図のロに示すようなピー
ク整流波形の電圧V31を発生する。この電圧V31が
演算増幅器Ａ２の非反転入力端子（＋）に与えら
れると、増幅器Ａ２は第４図のハに示すような波
形の電圧V32を送出する。この電圧V32が抵抗Ｒ９
を介してFET４のゲートＧに与えられることに
よりFET４のドレイン電流が制御され、したが
つて発振電圧V1の振幅が所定の一定値になるよ
うに自動的に制御される。
この場合、発振電圧V1の正の半波に対して
は、増幅器Ａ２は制御系として積分動作を行な
い、積分時定数Ｃ３・Ｒ５を大きくして増幅器Ａ
２の出力V32のリツプルを小さくすることにより
発振電圧V1の歪率を小さくすることができる。
また、ピーク整流回路３０の時定数Ｃ３１（Ｒ３
１＋Ｒ３２）を発振電圧の発振周期よりも大きく
して増幅器Ａ２の非反転入力端子（＋）にリツプ
ルの少ない負電圧V31を与える。なお、この負電
圧V31の大きさは抵抗Ｒ３１，Ｒ３２により調整
される。なお、ここではFET４を抵抗素子とし
て使用しているが、FETのゲートに与える電圧
とドレイン・ソース間の抵抗分とは非線形の関係
にある。そしてこの抵抗分の変化はゲート電圧が
0Vに近い部分で最も大きく、また直線性も良
い。この領域でFETを制御するとウイーンブリ
ツジ発振器の出力の整定時間はより速くなる。従
つて、FETを制御するためのゲート電圧として
は、発振電圧の歪率を小さくするためにリツプル
が小さく、かつ、発振電圧の整定時間を短くする
ために抵抗変化率の大きい領域でFETが動作す
るようなゲート電圧であるのが望ましい。
は、増幅器Ａ２は制御系として積分動作を行な
い、積分時定数Ｃ３・Ｒ５を大きくして増幅器Ａ
２の出力V32のリツプルを小さくすることにより
発振電圧V1の歪率を小さくすることができる。
また、ピーク整流回路３０の時定数Ｃ３１（Ｒ３
１＋Ｒ３２）を発振電圧の発振周期よりも大きく
して増幅器Ａ２の非反転入力端子（＋）にリツプ
ルの少ない負電圧V31を与える。なお、この負電
圧V31の大きさは抵抗Ｒ３１，Ｒ３２により調整
される。なお、ここではFET４を抵抗素子とし
て使用しているが、FETのゲートに与える電圧
とドレイン・ソース間の抵抗分とは非線形の関係
にある。そしてこの抵抗分の変化はゲート電圧が
0Vに近い部分で最も大きく、また直線性も良
い。この領域でFETを制御するとウイーンブリ
ツジ発振器の出力の整定時間はより速くなる。従
つて、FETを制御するためのゲート電圧として
は、発振電圧の歪率を小さくするためにリツプル
が小さく、かつ、発振電圧の整定時間を短くする
ために抵抗変化率の大きい領域でFETが動作す
るようなゲート電圧であるのが望ましい。
なお、FET４として例えば3SK14型を用いた
場合、ゲート電圧が0V近辺で最良の直線性を示
すので、増幅器Ａ２の出力V32が0Vに近い電圧と
なるように各定数を選定することが望まれる。こ
のようにすることによつて発振電圧V1の周波数
50，60及び400Hzにおいて歪率を約0.01％、電源
オン時の整定時間を周波数50Hzにおいて約６秒、
また400Hzにおいて約２秒とすることができる。
場合、ゲート電圧が0V近辺で最良の直線性を示
すので、増幅器Ａ２の出力V32が0Vに近い電圧と
なるように各定数を選定することが望まれる。こ
のようにすることによつて発振電圧V1の周波数
50，60及び400Hzにおいて歪率を約0.01％、電源
オン時の整定時間を周波数50Hzにおいて約６秒、
また400Hzにおいて約２秒とすることができる。
以上説明したように、本発明のウイーンブリツ
ジ発振器の発振電圧制御方式によれば、ピーク整
流回路において発振電圧の周期に比べ充分大きい
時定数により得られたリツプルの少ない負電圧
V31で制御系が比例動作を行なうため、整定時間
を短くすることができ、また、積分時定数を発振
電圧の周期に比べて充分大きくすることによりリ
ツプルの少ない積分出力V32でFETを制御するた
め、発振電圧の歪率を小さくすることができる。
ジ発振器の発振電圧制御方式によれば、ピーク整
流回路において発振電圧の周期に比べ充分大きい
時定数により得られたリツプルの少ない負電圧
V31で制御系が比例動作を行なうため、整定時間
を短くすることができ、また、積分時定数を発振
電圧の周期に比べて充分大きくすることによりリ
ツプルの少ない積分出力V32でFETを制御するた
め、発振電圧の歪率を小さくすることができる。
第１図は従来のウイーンブリツジ発振器の発振
電圧制御方式を実施するための発振回路、第２図
は第１図回路の各部の動作波形図、第３図は本発
明に係るウイーンブリツジ発振器の発振電圧制御
方式を実施するための発振回路の一実施例を示す
回路図、第４図は第３図回路の各部の動作波形図
である。 １…ウイーンブリツジ発振器、４…FET、Ｄ
１，Ｄ３１…ダイオード、Ｒ５，Ｒ３１，Ｒ３２
…抵抗、Ｃ３，Ｃ３１…コンデンサ、Ａ２…演算
増幅器、３０…ピーク整流回路。
電圧制御方式を実施するための発振回路、第２図
は第１図回路の各部の動作波形図、第３図は本発
明に係るウイーンブリツジ発振器の発振電圧制御
方式を実施するための発振回路の一実施例を示す
回路図、第４図は第３図回路の各部の動作波形図
である。 １…ウイーンブリツジ発振器、４…FET、Ｄ
１，Ｄ３１…ダイオード、Ｒ５，Ｒ３１，Ｒ３２
…抵抗、Ｃ３，Ｃ３１…コンデンサ、Ａ２…演算
増幅器、３０…ピーク整流回路。
Claims (1)
- 【特許請求の範囲】 １ 増幅器の出力信号を正帰還及び負帰還するよ
うにして正弦波信号を発生するウイーンブリツジ
発振器を備え、この出力信号の大きさに応じた電
圧を発生する手段からの出力でその負帰還量を調
節する電界効果型トランジスタを制御することに
より前記正弦波信号の振幅が一定になるように制
御するウイーンブリツジ発振器の発振電圧制御方
式において、 前記増幅器の出力信号の大きさに応じた電圧を
発生する手段は、前記増幅器の出力信号の一方の
極性の信号のみ取出す手段と、発振電圧の周期に
比べて充分に大きい時定数で前記手段からの出力
信号を積分する積分器と、発振電圧の周期に比べ
て十分に大きい時定数で前記増幅器の出力の他方
の極性の信号をピーク整流し、得られた電圧を前
記積分器にバイアス電圧として供給するピーク整
流回路とを具備し、前記積分器の出力を前記電界
効果型トランジスタのゲートに与えると共に、ゲ
ートに与える電圧を出来る限り零電位に近付くよ
うに前記バイアス電圧を適宜に選び、発振電圧の
歪みが少なくかつ整定時間が短くなるようにした
ことを特徴とするウイーンブリツジ発振器の発振
電圧制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058479A JPS55114005A (en) | 1979-02-22 | 1979-02-22 | Oscillation voltage control system of wien bridge oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058479A JPS55114005A (en) | 1979-02-22 | 1979-02-22 | Oscillation voltage control system of wien bridge oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55114005A JPS55114005A (en) | 1980-09-03 |
| JPS6145900B2 true JPS6145900B2 (ja) | 1986-10-11 |
Family
ID=12031263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058479A Granted JPS55114005A (en) | 1979-02-22 | 1979-02-22 | Oscillation voltage control system of wien bridge oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55114005A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0255714U (ja) * | 1988-10-14 | 1990-04-23 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106263A (ja) * | 1973-02-09 | 1974-10-08 |
-
1979
- 1979-02-22 JP JP2058479A patent/JPS55114005A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106263A (ja) * | 1973-02-09 | 1974-10-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55114005A (en) | 1980-09-03 |
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