JPH04183274A - インバータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はインバータ装置に関し、特に携帯用の交流電源
装置等に使用される、パルス幅変調方式のインバータ装
置に関する。

（従来の技術） 近年、携帯用の交流電源装置には、出力周波数を安定化
させるためにインバータ装置を使用することが多くなっ
てきており、例えばエンジンで駆動される交流発電機に
よって商用周波数の交流電力を出力する携帯用電源装置
においては、エンジンを回転数の高い領域にて運転させ
て発電機から高出力の交流電流を得、この交流電流を一
旦直流に変換した後、インバータ装置により商用周波数
の交流に変換して出力するようにした装置が、実開昭５
９−１３２３９８号公報等によって知られている。

ところで、このような交流電源装置において、その使用
用途によっては出力波形をできるだけ正弦波に近似した
ものにしたいという要請かあり、この要請に応えるべく
上記インバータ装置にパルス幅変調（ＰＷＭ）方式を採
用した交流電源装置も検討され始めている（特開昭６０
−８２０９８号公報）。

このような交流電源装置においてＦＥＴから成るブリッ
ジ回路等でインバータ装置を構成する場合は、各ＦＥＴ
のソース電位が同一でなくなるため、ゲート・ソース間
電圧であるゲート信号を付加するに際し、パルストラン
ス等を利用してゲート信号を電源電圧から絶縁した形で
伝達することが行われている。

（発明が解決しようとする課８） しかしながら、このようにパルストランスを用いてゲー
ト信号を付加する方式か、ゲート用専用電源等が不要で
あり、最も好ましいものの、ＰＷＭ信号のパルス幅比が
大きくなるとパルストランスのトランスコアが磁気飽和
し、その結果ゲート電圧が偏ってしまい、ＦＥＴをＰＷ
Ｍ信号に適切に対応させてスイッチングできなくなる現
象が生じる。

これを避けるためにはパルストランスのトランスコアと
して、変調周波数の最低値でも磁気飽和しないトランス
コアを採用する必要があるが、こうしたトランスコアは
大形化してしまうという問題があった。

本発明は上記事情に鑑みてなされたもので、ＰＷＭ信号
の伝達用パルストランスを小型化することを可能にした
インバータ装置を提供することを目的とする。

（課題を解決するための手段） 上記目的を達成するために本発明によれば、直列接続さ
れた複数のＦＥＴから成り、直流電源回路の出力を交互
にスイッチング制御するスイッチング装置と、正弦波状
の入力信号をパルス幅変調してＰＷＭ信号を出力するパ
ルス幅変調回路と、このパルス幅変調回路から出力され
るＰＷＭ信号をパルストランスを介して前記スイッチン
グ装置の前記各ＦＥＴのゲート端子に供給して前記各Ｆ
ＥＴをスイッチング動作させるゲート制御回路と、前記
スイッチング装置のスイッチング動作に基づいて正弦波
状の交流電力を出力する出力回路とを有するインバータ
装置において、前記ゲート制御回路は、前記パルストラ
ンスの一次側に接続され、入力する前記ＰＷＭ信号から
低周波成分を除いて前記パルストランスの一次側に供給
する低周波成分カット用コンデンサと、前記パルストラ
ンスの二次側に接続された減衰抵抗及び復調用コンデン
サの直列回路と、この直列回路と前記ＦＥＴとの間に接
続され、前記ＦＥＴのゲート・ソース間電圧を安定化す
る双方向電圧規制回路とから成り、前記双方向電圧規制
回路で規制された電圧を越える電圧で前記復調用コンデ
ンサを充放電させることにより、前記パルス幅変調回路
から出力されるＰＷＭ信号を復調し、この復調されたＰ
ＷＭ信号に基づいて前記ＦＥＴをスイッチング動作させ
て前記出力回路から正弦波状の交流電力を出力するよう
に構成したことを特徴とするインバータ装置が提供され
る。

（作用） 低周波成分カット用コンデンサによりＰＷＭ信号から低
周波成分を除いてパルストランスの一次側に供給し、パ
ルストランスの二次側から出力される電圧のうちで双方
向電圧規制回路で規制された電圧を越えた電圧で復調用
コンデンサを充放電させ、これによりＰＷＭ信号を復調
し、この復調されたＰＷＭ信号に基づいてスイッチング
装置の各ＦＥＴをスイッチング動作させて出力回路から
正弦波状の交流電力を出力する。

（実施例） 以下、本発明の実施例を添付図面を参照して説明する。

第１図は、本発明に係るインバータ装置を使用した携帯
用交流電源装置の全体構成図であり、第１図（ａ）中１
．２はそれぞれ交流発電機の固定子に独立して巻装され
た出力巻線であり、１は三相出力巻線、２は単相補助巻
線である。また回転子（図示せず）には多極の永久磁石
の磁極が形成されており、エンジン（図示せず）によっ
て回転駆動されるように構成されている。三相出力巻線
１の出力端は３つのサイリスタと３つのダイオードとで
構成されるブリッジ整流回路３に接続され、ブリッジ整
流回路３の出力端は平滑回路４に接続される。そしてこ
のブリッジ整流回路３と平滑回路４とで直流電源回路が
構成されている。

単相補助巻線２の出力端は、正負両極出力端子Ｅ、Ｆを
有する定電圧供給装置５に接続される。

定電圧供給装置５は２組の整流回路、平滑回路、定電圧
回路５ａから成り、単相補助巻線２からの−の方向の電
流に対しては一方の組の各回路が働き、反対の方向の電
流に対しては他方の組の各回路が働き、これによって出
力端子Ｅ、　Ｆに夫々正負の定電圧が出力される。

６はサイリスタ制御回路であり、電源入力側の一端が定
電圧供給装置５の正極出力端子Ｅに接続され、他端が平
滑回路４の正極側端子とともに接地される。サイリスタ
制御回路６の信号入力端は平滑回路４の負極側端子に、
信号出力端はブリッジ整流回路３の各サイリスタのゲー
ト入力回路に接続される。

従って、三相出力巻線１から出力された三相交流電力は
ブリッジ整流回路３で整流され、続く平滑回路４で平滑
されて直流電力に変換されると共に、平滑回路４での直
流電圧の変動がサイリスタ制御回路６で検出され、その
検出信号に基づいてブリッジ整流回路３の各サイリスタ
の導通角を制御することにより平滑回路４の出力電圧が
安定に維持されるようなフィードバック制御が行われて
いる。

以上のサイリスタ制御回路による制御動作に関する詳細
な説明は、本出願人による特願平１−２３０９０８号及
び実願平１−８５３６０号に開示されているのでここで
は省略する。

次にインバータ装置について説明する。

平滑回路４の出力端はインバータ７に接続される。イン
バータ７は、スイッチング装置である４つのＦＥＴ　（
電界効果トランジスタ）Ｑｌ〜Ｑ４から成るブリッジ回
路で構成される。ＦＥＴＱＩ〜Ｑ４の各ゲート端子に接
続される駆動信号回路に関しては後述する。

インバータ７の出力端（ＦＥＴＱＩ、Ｑ４の接続点及び
ＦＥＴＱ２、Ｑ３の接続点）は出力回路であるローパス
フィルタ８を介して負荷（図示せず）が接続される出力
端子９．９′に接続される。

ローパスフィルタ８は、負荷に対してコイルＬｌ。

Ｌ２が直列になるように、コンデンサｃ１が並列になる
ように接続され、インバータ７の出力のうちの低周波分
（本実施例では商用周波数）の交流電流を通過させるこ
とにより、出力端子９，９゛がら負荷へ商用周波数の電
力を供給するように構成されている。

ローパスフィルタ８のコンデンサｃ１の両端Ｇは、夫々
第１図（ｂ）に示した抵抗Ｒ１，Ｒ２の直列回路及び抵
抗Ｒ３，Ｒ４の直列回路の各一端に接続される。一方こ
れら抵抗直列回路の各他端は定電圧供給装置５の正極出
力端子Ｅに接続される。抵抗Ｒ１，Ｒ２の接続点及び抵
抗Ｒ３，Ｒ４の接続点は夫々抵抗ＲＩＯ，Ｒ１１を介し
て差動アンプ１０１のプラス側入力端子及びマイナス側
入力端子に接続されるとともに、上記２つの接続点間に
は高周波成分カット用のコンデンサｃ２が接続される。

差動アンプ１０１を構成するオペアンプのプラス側入力
端子は高周波成分カット用のコンデンサＣ３を介して接
地される。

１０２は商用周波数、例えば５０Ｈｚまたは６゜Ｈｚの
正弦波を発生する正弦波発振器である。この正弦波発振
器１０２の出力及び差動アンプ１０１の出力は夫々差動
アンプ１０３のマイナス側入力端子及びプラス側入力端
子に接続される。

１０４は矩形波発振器であり、この矩形波発振器１０４
で発振される矩形波の周期は、後述のインバータバッフ
ァ１０６の応答時間、約５０　ｎ５ｅｃより大きい値に
設定する。この値は従来のコンパレータの応答時間、約
１μＳｅｅに比べ格段に速いものであり、従って当該矩
形波の周波数は従来のＰＷＭ搬送波（三角波）の周波数
よりも格段に高く設定することができる。

矩形波発振器１０４の出力端は積分回路１（１５に接続
される。積分回路１０５の出力端と差動アンプ１０３の
出力端とは互いに接続されて重畳信号形成回路を構成し
、インバータバッファ１０Ｂに接続される。インバータ
バッファ１０６は所定のしきい値（スレッシュホルドレ
ベル）を有し、当該しきい値を越えたレベルの信号が入
力したときは低レベルの信号を出力し、一方当該しきい
値以下のレベルの信号が入力したときは高レベルの信号
を出力するものであり、ゲート端子からの入力信号に対
し固定されたしきい値を有する、例えばＣ−ＭＯＳゲー
トのスレッシュホールドレベルを有するバッファ用のＩ
Ｃで構成する。

インバータバッファ１０６の出力端はＮＡＮＤ回路１０
７の一方の入力端に接続される。

矩形波発振器１０４の出力端は、更にインバータバッフ
ァ１０ｇを介して微分回路１１０に、及び２連のインバ
ータバッファ１０９を介して微分回路１１１に夫々接続
される。微分回路１１０は、入力端と出力端との間に設
けたカップリング用のコンデンサＣ４と、このコンデン
サＣ４の出力端と定電圧供給装置５の負極出力端子Ｆと
の間に設けた、ダイオードＤＩ（アノードを負極出力端
子Ｆ側に向けた）と抵抗Ｒ５との並列回路から構成され
る。

なお、微分回路１１１も微分回路１１０と全く同様に配
置されたカップリング用のコンデンサＣ５、ダイオード
Ｄ２、抵抗Ｒ６とから構成されている。

微分回路１１０の出力端はインバータバッファ１１２を
経てＮＡＮＤ回路１０７の他方の入力端に接続される。

ＮＡＮＤ回路１０７の出力端はＮＡＮＤ回路１１４の一
方の入力端に接続される。微分回路１１１の出力端はイ
ンバータバッファ１１３を経てＮＡＮＤ回路１１４の他
方の入力端に接続される。

ＮＡＮＤ回路１１４の出力端は２連のインバータバッフ
ァ１１５を経て、トランジスタＱ５．Ｑ６から成るプッ
シュプル増幅器１１６に接続される。プッシュプル増幅
器１１ＧのトランジスタＱ５のコレクタは定電圧供給装
置５の正極出力端子Ｅに、トランジスタＱ６のコレクタ
は定電圧供給装置５の負極出力端子Ｆに接続される。

プツシニブル増幅器１１６の出力端（トランジスタＱ５
．Ｑ６のエミッタどうしの接続点）はダイオードＤ３の
アノードとダイオードＤ４のカソードとの接続点に接続
される。ダイオードＤ３のカソードは定電圧供給装置５
の正極出力端子Ｅに、ダイオードＤ４のアノードは定電
圧供給装置５の負極出力端子Ｆに接続される。ダイオー
ドＤ３、Ｄ４は後述のパルストランスで発生するサージ
を吸収するためのものである。

ダイオードＤ３のアノードとダイオードＤ４のカソード
との接続点は、低周波成分カット用のコンデンサＣ６を
介してパルストランスＡ、Ｃの一次側コイルＬ３．Ｌ４
の各一端に接続される。これら−次側コイルＬ３．Ｌ４
の各他端は定電圧供給装置５の負極出力端子Ｆに接続さ
れる。コンデンサＣ６は、周波数の高いＰＷＭ搬送周波
数信号のみを通し、低周波成分は通さないような定数値
に設定される。

またＮＡＮＤ回路１１４の出力端はインバータバッファ
１１７を経た後、上記同様、トランジスタＱ７゜Ｑ８か
ら成るプッシュプル増幅器１１ｇに接続され、プッシュ
プル増幅器１１８の出力端はダイオードＤ５のアノード
とダイオードＤ６のカソードとの接続点に接続される。

この接続点は、上述のコンデンサＣ６と同様にＰＷＭ搬
送周波数信号のみを通し、低周波成分は通さないような
定数値に設定されたコンデンサＣ７を介してパルストラ
ンスＢ。

Ｄの一次側コイルＬ５．Ｌ６の各一端に接続される。

第１図（ａ）に戻って、ＦＥＴＱＩ　〜Ｑ４の各ゲート
端子に接続される駆動信号回路について説明する。パル
ストランスＡの二次側の一端は、抵抗Ｒ７、復調用のコ
ンデンサＣ８、抵抗Ｒ８とダイオードＤ７との並列回路
を経てＦＥＴＱＩのゲート端子に接続され、一方パルス
トランスＡの二次側の他端はＦＥＴＱＩのソース端子に
接続される。コンデンサＣ８と、抵抗Ｒ８、ダイオード
Ｄ７から成る並列回路との接続点は、ツェナーダイオー
ドＤ８．Ｄ９を介してパルストランスＡの二次側の前記
他端に接続される。ダイオードＤ７はアノードがＦＥＴ
ＱＩのゲート端子側になるように、またツェナーダイオ
ードＤ８．Ｄ９は互いのアノードどうしが向き合うよう
に接続される。

各パルストランスＢ、Ｃ，Ｄの二次側と、対応する各Ｆ
ＥＴＱ２〜Ｑ４のゲート端子との間にも、パルストラン
スＡの二次側とＦＥＴＱＩのゲート端子との間に設けら
れた回路と全く同様な回路が設けられる。

以上のように構成されたインバータ装置（インバータ７
、ローパスフィルタ８、及び第１図（ｂ）の回路装置）
の作動を、第２図乃至第５図に示す信号波形を参照して
以下に詳述する。

インバータ７のＦＥＴＱｌ、Ｑ３及びＦＥＴＱ２、Ｑ４
のゲート端子には後述するパルス幅変調（ＰＷＭ）信号
が入力され、このＰＷＭ信号に応じてＦＥＴＱＩ、Ｑ３
及びＦＥＴＱ２．Ｑ４を交互に導通させることにより平
滑回路４の出力をスイッチング制御してローパスフィル
タ８へ出力する。ローパスフィルタ８は高周波成分を力
・ソトして商用周波数の交流電力を出力端子９．９′か
ら負荷に供給する。

出力端子９に現れる出力電圧の波形と出力端子９′に現
れる出力電圧の波形は、それぞれが電圧分割抵抗Ｒ１，
Ｒ２及びＲ３，Ｒ４を経た後、差動アンプ１０１にて比
較され、その差、即ち出力電圧の波形の歪みあるいはオ
フセット成分を検出し、この検出信号を増幅して差動ア
ンプ１０３に出力する。出力端子９，９′に現れる出力
電圧の波形どうしを比較するため出力電圧の波形の歪み
が精度よく検出できる。なお、コンデンサＣ２，Ｃ３に
より当該差信号から高周波成分が除かれるとともに、コ
ンデンサＣ３は差動アンプ１０３に加わる外乱をも除去
する。

差動アンプ１０３は正弦波発振器１０２から入力される
商用周波数の正弦波信号と差動アンプ１０１から入力さ
れる直流分のフィードバック信号とを比較し、フィード
バック信号によって振幅基準レベルを補正された商用周
波数の正弦波信号（第２図ｂ′°）を出力する。この補
正された正弦波信号に基づき後述のようにＰＷＭ信号を
つくるため、インバータバッファ１０６のしきい値のバ
ラツキ、各種構成部品の温度特性のバラツキ等に起因し
て発生する前記出力電圧の波形の歪み及びオフセット成
分を減少させることが可能となる。

矩形波発振器１０４から出力された矩形波信号（第３図
ａ）は積分回路１０５で積分されて三角波信号（第２図
す−及び第３図ｂ”）が形成される。

この三角波信号ｂ゛と差動アンプ１０３からの補正され
た正弦波信号ｂ”とが重畳されて重畳信号（第２図ｂ）
が形成され、インバータバッファ１０６に入力される。

インバータバッファ１０６では、しきい値（第２図すに
示す破線）を越えるレベルの信号が入力したときには低
レベルの信号を出力し、一方しきい値以下のレベルの信
号が入力したときには高レベルの信号を出力する（第２
図Ｃ）。

この出力パルス列信号Ｃは、三角波信号ｂ′を搬送波と
し、正弦波信号ｂ°“によりパルス幅変調されたパルス
幅変調（ＰＷＭ）信号となる。次に、このパルス幅変調
信号ＣからＮＡＮＤ回路１１４の出力信号ｉにいたるま
での説明をする。なお、この部分の説明においてはこの
ＰＷＭ信号を簡略化して第３図Ｃに示すように同一のパ
ルス幅にて示している。

矩形波発振器１０４から出力された矩形波信号（第３図
ａ）は、インバータバッファ１０８で反転された後、微
分回路１１０で微分処理され、第３図ｄに示すような信
号になる。即ち、矩形波信号（第３図ａ）の立下がり時
には抵抗Ｒ５を経てコンデサＣ４が充電されて第３図ｄ
に示す正側の微分出力立上がり時にはダイオードＤ１を
経てコンデサＣ４が放電されて負側の微分出力が現れる
。

微分回路１１０からの出力信号はインバータバッファ１
１２で、しきい値（第３図ｄに示す破線）を基準に反転
増幅されて第３図ｅに示すような信号となる。このイン
バータバッファ１１２の出力信号（第３図ｅ）とインバ
ータバッファ１０Ｂの出力信号（第３図Ｃ）とがＮＡＮ
Ｄ回路１０７に入力され、ＮＡＮＤ回路１０７は第３図
りに示す信号を出力する。

更に、矩形波発振器１０４から出力された矩形波信号（
第３図ａ）は、２連のインバータバッファ１０９を経た
後、微分回路１１１で微分処理され、第３図ｆに示すよ
うな信号になる。この微分処理された信号はインバータ
バッファ１１３でしきい値（第３図ｆに示す破線）を基
準に反転増幅されて第３図ｇに示すような信号となる。

微分回路Ｉｌｌ及びインバータバッファ１１３での信号
処理動作は前述の微分回路１１０及びインバータバッフ
ァ１１２での動作と同様である。

ＮＡＮＤ回路１１４へは、ＮＡＮＤ回路１０７の出力信
号（第３図ｈ）とインバータバッファ１１３の出力信号
（第３図ｇ）とが入力し、ＮＡＮＤ回路１１４は第３図
ｉに示すような信号を出力する。

ところで、前述のように、出力端子９．９°に接続され
る負荷の影響等に起因して出力電圧波形に歪みが発生し
た場合等においては、この出力波形を正弦波に近付ける
ようなフィードバック制御がかけられのであるが、電動
機負荷を接続した場合等のように一時的にしろ、大変大
きな波形歪みが発生した場合においては差動アンプ１０
３から出力される正弦波信号（第２図ｂ”）の振幅が、
差動アンプ１０１からのフィードバック信号によって補
正されるために三角波信号の振幅よりも大きくなる場合
があり得る。その結果、重畳信号（第２図ｂ）がしきい
値（第２図すの破線）から継続してに外れ続けることに
なると、この間はインバータバッファ１０Ｂの出力が高
レベルのまま（重畳信号の最大値がしきい値以下）、ま
たは低レベルのまま（重畳信号の最小値がしきい値以上
）になってしまい、直流出力となるため、パルストラン
スで信号伝達ができなくなるが、本発明においては、イ
ンバータバッファ１１２．１１３の出力信号によってこ
のような支障が生じないように構成している。

この動作に着いて以下に説明する。。

例えばインバータバッファ１０Ｂの出力が高レベルのま
まになった場合（第４図Ｃ）、この場合でもインバータ
バッファ１１２及び１１３の出力信号は第４図ｅ及び第
４図ｇのように変わらないから、ＮＡＮＤ回路１０７の
出力信号のパルス幅はインバータバッファ１１２の出力
信号ｅのパルス幅で制限されて第４図りのようになり、
従ってＮＡＮＤ回路１１４の出力信号は第４図１のよう
になる。

一方インバータバッフ７１０Ｂの出力が低レベルのまま
になった場合（第５図Ｃ）、この場合でもインバータバ
ッファ１１２及び１１３の出力信号は第５図ｅ及び第５
図ｇのように変わらないからＮＡＮＤ回路１０７の出力
信号は第５図りのようになり、従ってＮＡＮＤ回路１１
４の出力信号のパルス幅はインバータバッファ１１３の
出力信号ｇのパルス幅で制限されて第５図ｉのようにな
る。従って、出力電圧の波形の大きな歪みやオフセット
が発生した場合にも、ＰＷＭ信号として最小パルス幅の
パルス列（第４図ｉあるいは第５図ｉ）がＮＡＮＤ回路
１１４から出力され続ける。このフェイルセーフ処理に
より、インバータを作動させ続けることができる。

次に、ＮＡＮＤ回路１１４から出力された後のＰＷＭ信
号について説明する。このＰＷＭ信号は、２連のインバ
ータバッファ１１５を経た後、プッシュプル増幅器１１
６でプッシュプル増幅され、その後低周波成分カット用
のコンデンサＣ６へ供給される。

このコンデンサＣ６を通過する直前の信号は基準レベル
に対し振幅一定のＰＷＭ信号であるが、この信号の平均
電圧（積分値）は、正弦波発振器１０２からの正弦波と
同一の周期で変化しており、従ってこのＰＷＭ信号は当
該正弦波と同一の周波数（商用周波数）成分を含んでい
る。

コンデンサＣ６は低周波信号、即ち本実施例における商
用周波数信号を通さず、高周波信号であるＰＷＭ搬送周
波数信号のみを通すので、ＰＷＭ信号がコンデンサＣ６
を通過後は、第２図ｊに示すように、商用周波数成分と
は逆相にパルス列全体が上下して平均電圧が常時零であ
るパルス信号列に変換される。この平均電圧が常時零で
あるパルス信号列がパルストランスＡ、Ｃの各−次コイ
ルＬ３．Ｌ４に供給される。従ってパルストランスＡ、
Ｃを構成するトランスコアには、商用周波数成分による
磁気飽和の悪影響がほとんどなくなり、ＰＷＭ搬送周波
数で磁気飽和しない程度の小形サイズのもので構成する
ことが可能となる。

パルストランスＡの２次コイルから出力したパルス信号
（第２図ｊに示す信号とほぼ同じ）は、双方向電圧規制
回路であるツェナーダイオードＤ８、Ｄ９の各降伏電圧
と比較され、当該出力パルス信号が正極方向又は負極方
向においてこれら各降伏電圧を越えたときにツェナーダ
イオードＤ８又はＤ９が導通して出力パルス信号の電圧
規制を行うとともに、コンデンサＣ８が充放電され、コ
ンデンサＣ８の両端には、出力パルス信号が正極方向又
は負極方向において各降伏電圧を越えた分による平均電
圧（これは商用周波数を有する）が現れる。従って、Ｆ
ＥＴＱＩのゲート令ソース間には、・商用周波数を有す
るコンデンサＣ８の両端電圧と、パルストランスＡの２
次コイルかう出力したパルス信号とが重畳した信号、即
ちコンデンサＣ６を通過前のＰＷＭ信号（第２図Ｃ）が
復調される。ＦＥＴＱＩは、ＰＷＭ信号の正極パルス信
号がゲート端子に入力されている間に対応して導通する
。

なお、コンデンサＣ８の定数はＦＥＴＱｌのゲート容量
に対し十分大きな値、抵抗Ｒ７の定数は、パルストラン
スＡとコンデンサＣ８とが共振しないＱに抑えることの
できる値を選定する。抵抗Ｒ８はＦＥＴＱＩのスイッチ
ング速度を調整するものであり、またダイオードＤ７は
、ＦＥＴＱＩのゲート端子に加えられていた電圧が低下
された時にそれまでにＦＥＴＱＩのゲート容量に蓄えら
れた電荷を急速に放電させてＦＥＴＱＩを即座に非導通
にするためのものである。また、ツェナーダイオードＤ
９は、特にパルストランスＡの二次コイルからのキック
バック電圧によって発生するＦＥＴＱＩの基準電位の上
昇を阻止する機能を有している。

パルストランスＣの２次コイルから出力したパルス信号
も上述のパルストランスＡの２次コイルから出力したパ
ルス信号と全く同様に処理され、従ってＦＥＴＱ３のス
イッチングはＦＥＴＱＩと同じタイミングで行われるこ
とになり、従ってＰＷＭ信号の正極パルス入力時にＦＥ
ＴＱＩ及びＱ３が導通して平滑回路４から直流電流がロ
ーパスフィルタ８へ供給される。

次に、ＮＡＮＤ回路１１４から出力されたＰＷＭ信号は
、インバータバッファ１１７を経た後、上記プッシュプ
ル増幅器１１ＧからＦＥＴＱＩ、Ｑ３までの信号回路と
同様の信号処理が行われ、ＦＥＴＱ２゜Ｑ４はこのＰＷ
Ｍ信号に応じてスイッチング制御される。但し、インバ
ータバッファ１１７を経るためＰＷＭ信号は、上記プッ
シュプル増幅器１１６からＦＥＴＱＩ、Ｑ３までの回路
に加わるＰＷＭ信号とは位相が反転された信号となって
おり、従ってＦＥＴＱｌ、Ｑ３が導通しているときには
ＦＥＴＱ２．Ｑ４が非導通となり、ＦＥＴＱＩ、Ｑ３が
非導通となっているときにはＦＥＴＱ２．Ｑ４が導通す
るようにスイッチング制御される。

以上のように、商用周波数の正弦波を高周波の三角波信
号で変調したＰＷＭ信号に基づきインバータ７のスイッ
チング制御が行われ、その後インバータ７のスイッチン
グ出力に含まれる搬送周波数成分がローパスフィルタ８
で除かれ、はぼ正弦波に近似した商用周波数の交流電流
が出力端子９゜９′から負荷に供給される。

（発明の効果） 以上詳述したように本発明は、直列接続された複数のＦ
ＥＴから成り、直流電源回路の出力を交互にスイッチン
グ制御するスイッチング装置と、正弦波状の入力信号を
パルス幅変調してＰＷＭ信号を出力するパルス幅変調回
路と、このパルス幅変調回路から出力されるＰＷＭ信号
をパルストランスを介して前記スイッチング装置の前記
各ＦＥＴのゲート端子に供給して前記各ＦＥＴをスイッ
チング動作させるゲート制御回路と、前記スイッチング
装置のスイッチング動作に基づいて正弦波状の交流電力
を出力する出力回路とを有するインバータ装置において
、前記ゲート制御回路は、前記パルストランスの一次側
に接続され、入力する前記ＰＷＭ信号から低周波成分を
除いて前記パルストランスの一次側に供給する低周波成
分カット用コンデンサと、前記パルストランスの二次側
に接続された減衰抵抗及び復調用コンデンサの直列回路
と、この直列回路と前記ＦＥＴとの間に接続され、前記
ＦＥＴのゲート・ソース間電圧を安定化する双方向電圧
規制回路とから成り、前記双方向電圧規制回路で規制さ
れた電圧を越える電圧で前記復調用コンデンサを充放電
させることにより、前記パルス幅変調回路から出力され
るＰＷＭ信号を復調し、この復調されたＰＷＭ信号に基
づいて前記ＦＥＴをスイッチング動作させて前記出力回
路から正弦波状の交流電力を出力するように構成したの
で、パルストランスに変調信号用の低周波成分を通過さ
せることなく搬送用の高周波成分のみを通過させること
ができ、従って前記パルストランスを磁気飽和対策のた
めに大型化させることを回避でき、小型化したパルスト
ランスから構成されるインバータ装置を提供できる。

【図面の簡単な説明】

第１図は本発明に係るインバータ装置を使用した携帯用
の交流電源装置の全体構成図、第２図及び第３図はイン
バータ装置の各部における信号波形のタイムチャート図
、第４図及び第５図はＰＷＭ信号のフェイルセーフ動作
が行われた際のインバータ装置の各部における信号波形
のタイムチャート図である。 ７・・・インバータ（スイッチング装置）、　８・・・
ローパスフィルタ（出力回路）、１０６・・インバータ
バッファ（パルス幅変調回路）、　Ｃ６・・・低周波成
分カット用コンデンサ、　Ｒ７・・・減衰抵抗、Ｃ８・
・・復調用コンデンサ、　Ｃ８，Ｃ９・・・ツェナーダ
イオード（双方向電圧規制回路）。 第３図 第４図　　　　　第５図

Claims (1)

1. 【特許請求の範囲】 １、直列接続された複数のＦＥＴから成り、直流電源回
   路の出力を交互にスイッチング制御するスイッチング装
   置と、正弦波状の入力信号をパルス幅変調してＰＷＭ信
   号を出力するパルス幅変調回路と、このパルス幅変調回
   路から出力されるＰＷＭ信号をパルストランスを介して
   前記スイッチング装置の前記各ＦＥＴのゲート端子に供
   給して前記各ＦＥＴをスイッチング動作させるゲート制
   御回路と、前記スイッチング装置のスイッチング動作に
   基づいて正弦波状の交流電力を出力する出力回路とを有
   するインバータ装置において、前記ゲート制御回路は、
   前記パルストランスの一次側に接続され、入力する前記
   ＰＷＭ信号から低周波成分を除いて前記パルストランス
   の一次側に供給する低周波成分カット用コンデンサと、
   前記パルストランスの二次側に接続された減衰抵抗及び
   復調用コンデンサの直列回路と、この直列回路と前記Ｆ
   ＥＴとの間に接続され、前記ＦＥＴのゲート・ソース間
   電圧を安定化する双方向電圧規制回路とから成り、前記
   双方向電圧規制回路で規制された電圧を越える電圧で前
   記復調用コンデンサを充放電させることにより、前記パ
   ルス幅変調回路から出力されるＰＷＭ信号を復調し、こ
   の復調されたＰＷＭ信号に基づいて前記ＦＥＴをスイッ
   チング動作させて前記出力回路から正弦波状の交流電力
   を出力するように構成したことを特徴とするインバータ
   装置。 ２、前記スイッチング装置は４つのＦＥＴから成るブリ
   ッジ回路で構成され、この各ＦＥＴのゲート端子毎に前
   記ゲート制御回路が接続されることを特徴とする請求項
   １記載のインバータ装置。