JP2004194473A - 電源装置 - Google Patents
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Abstract
【課題】簡単な構成で周波数を擬似的に変換可能であり、かつ装置の小型化が可能な電源装置を提供すること。
【解決手段】電源装置は、脈流をスイッチングする4個のスイッチング素子A〜Dから成るブリッジ型のスイッチ回路11と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御回路13とを備える。電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。
【選択図】 図1
【解決手段】電源装置は、脈流をスイッチングする4個のスイッチング素子A〜Dから成るブリッジ型のスイッチ回路11と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御回路13とを備える。電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は電源装置に関し、特に、簡単な構成で周波数を擬似的に変換可能な電源装置に関するものである。
【0002】
【従来の技術】
航空機の電源は通常の商用電源とは異なり、115V400Hzの電源が供給されている。そして、例えば掃除機など、通常の商用電源用の機器を航空機内において使用する場合には、従来はいわゆるインバーター装置を使用して、115V400Hzを100V50Hzに変換していた。
【0003】
【発明が解決しようとする課題】
ところが、従来のインバーター装置は、入力側や出力側の平滑回路のコンデンサやコイル、トランスなどの大型部品を使用する必要があり、装置が大きく、重いという問題点があった。
【0004】
本発明の目的は、前記のような従来技術の問題点を解決し、簡単な構成で周波数を擬似的に変換可能であり、かつ装置の小型化が可能な電源装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明の電源装置は、脈流をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して前記スイッチング手段の各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御手段とを備えたことを特徴とする。
【0006】
本発明においては、例えば掃除機や電動工具等に使用されているブラシモーターは電源が脈流であっても動作する点に着目し、電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。図1は、本発明の電源装置の構成を示すブロック図である。115V400Hzの交流電源は整流回路10および制御回路13に入力される。ダイオードブリッジからなる整流回路10には平滑回路はなく、整流回路10からは、図8(e)に示すような脈流が出力される。電力スイッチ回路11はA〜Dの4個のパワーMOSFETからなるブリッジ回路により構成されている。出力側にはフィルタ回路12が設けられているが、このフィルタ回路はスイッチングに伴う高周波ノイズを除去するものであり、図8(f)、(h)に示すような脈流がそのまま出力される。
【0008】
図2は、本発明の電源装置の制御回路13の構成を示すブロック図である。電源回路20は、トランスおよび整流回路、定電圧回路等からなり、115V400Hzの交流電源から交流信号、+8V、−8V、他の出力と絶縁された16V(2系統、ドライブ用)を出力する。+8V、−8Vは制御回路の電源およびFETドライブ用として使用される。
ゼロクロス検出パルス発生回路21は交流信号を入力してゼロクロス検出パルスを発生する。
【0009】
図3は、本発明の電源装置のゼロクロス検出パルス発生回路21の構成を示す回路図である。交流信号は位相補正回路30に入力され、ボリュームによって位相が調整された後ローパスフィルタ回路(LPF)31に入力される。LPF31としてはオペアンプを用いた周知のLPFを2段直列接続したものを使用しているが、LPF31としては400Hzより高い周波数の信号をカットするものであれば、公知の任意のフィルタ回路を採用可能である。
LPF31の出力は2個のコンパレータ32、33にそれぞれ入力される。コンパレータ32、33はオープンコレクタ出力であり、コンパレータ32の+端子はわずかプラスに、またコンパレータ33の−端子はわずかマイナスに設定されている。従って、LPF31の出力信号が0の近傍である時のみ、コンパレータ32、33双方の出力がオフとなってプルアップされた出力端子にゼロクロス検出パルスが出力される。
【0010】
図4は、本発明の電源装置の鋸歯状波発生回路22および比較器24の構成を示す回路図である。鋸歯状波発生回路22は、オペアンプ37を用いた周知の積分回路にリセット用のFET36を付加したものである。鋸歯状波発生回路は、図8(c)に示すように、入力交流の半周期(1.25ミリ秒)で0Vから5Vまで上昇し、ゼロクロス検出パルスによってFET36がオンとなりリセット(放電)される波形を出力する。
【0011】
比較器24は、鋸歯状波発生回路22の出力と可変基準電圧発生回路23から出力される基準電圧とを比較し、鋸歯状波の電圧の方が高い場合にはH(8V)、そうでない場合にはL(0V)を出力する。比較器24の出力にはワイヤードオアのためにダイオードが接続されている。
【0012】
図5は、本発明の電源装置の可変基準電圧発生回路23の構成を示す回路図である。可変基準電圧発生回路23は、定常時には出力電圧調整ボリュームによって設定された一定の電圧を出力するが、電源投入時には、電源装置の出力電圧(電力)が徐々に上昇するように、5Vから徐々に設定電圧に低下していく。このために、オペアンプ40は、8Vデューティ比50%の矩形波信号を積分して、5秒で0Vから4Vまで上昇する信号を出力し、オペアンプ41はこの信号を入力して5秒で5Vからほぼ0Vまで下降する信号を出力する。なお、ツェナーダイオード42は5V定電圧を出力する。
【0013】
図6は、本発明の電源装置のカウンタ回路25および論理回路26の構成を示す回路図である。カウンタ回路50は4ビットのカウンタから成り、ゼロクロス検出パルスを計数してQ0およびQ3を出力する。Q0信号は可変基準電圧発生回路23に出力され、8Vデューティ比50%の矩形波信号として利用される。Q3信号はゼロクロス検出パルス8個毎に反転する50Hzの矩形波である。
【0014】
論理回路はQ3信号および比較器24から出力される位相調整信号を入力し、4つのFET(A〜D)の駆動信号を出力する。FETはAとBが対で駆動された場合には例えば正極性の脈流が出力され、CとDが対で駆動された場合には負極性の脈流が出力される。この実施例においては位相制御された正の脈流と負の脈流が8個づつ出力されるが、FETのAは正極性の間ほぼ常時オンであり、Cは負極性の間ほぼ常時オンである。そして、FETのBは正極性の間、Dは負極性の間、位相調整信号によってオン/オフを繰り返す。
【0015】
NANDゲート52、53の一方の入力には抵抗とコンデンサによる遅延回路が挿入されており、この回路によって出力の極性反転直後の信号の立ち上がりの所定期間だけFETの駆動を禁止している。NANDゲート54は、電源オン時に所定の時間だけFETの駆動を禁止する信号を発生する。この信号は抵抗を介して位相調整信号とワイヤードオアされる。各NORゲート55〜58の出力はFETドライバ回路27に供給される。
【0016】
図7は、本発明の電源装置のFETドライバ回路27の構成を示す回路図である。論理回路から出力された各FETの駆動信号はトランジスタを介してフォトカプラを備えたFETドライバ60、61、65、66に入力される。FETのAおよびCについては、ソースを制御回路のグランドと同電位にできるので、ドライブ用の電源として制御回路の電源をそのまま使用しているが、FETのBおよびDについては、ソースを制御回路のグランドと同電位にできないので、ドライブ用の電源としてそれぞれ絶縁された16Vの電源を使用している。なお、8Vのツェナーダイオード62、67は、FETのドライブ信号にバイアスを与えるためのものである。
【0017】
図8は、本発明の電源装置の各部の波形を示す説明図である。図8に示すように、本発明の電源装置においては、負荷に100V50Hzと同じ電力が消費されるように、脈流の各半サイクル内においてFETのオンするタイミングを手動で調整することによって電力を制御する。最終的な出力波形は図8(f)、(h)に示すような波形となる。
【0018】
図9は、本発明の電源装置の第2実施例のカウンタ回路および論理回路の構成を示す回路図である。前述した第1の実施例においては脈流の各半サイクルにおいて、スイッチング素子のオンするタイミングを位相制御することによって擬似的に電圧(電力)を制御しているが、第2実施例は半サイクル単位でオン/オフを制御することによって、より簡単な構成で擬似的に100V50Hzを得るものである。
【0019】
第2実施例においては、制御回路の内、電源回路20、ゼロクロス検出パルス発生回路21およびFETドライバ回路27については第1実施例と同じであるが、鋸歯状波発生回路、可変基準電圧発生回路、比較器は不要であり、カウンタ回路および論理回路は図9のような構成になっている。即ち、ANDゲート80によってカウンタ50のQ0〜Q2が全て1のときを検出し、この信号をNORゲート82、84に入力して脈流の出力を禁止している。
【0020】
図10は、本発明の電源装置の第2実施例の出力波形を示す説明図である。図示するように、50Hzの1つの半サイクルにおいて脈流は7個しか出力されず、最後の8番目のタイミングにおいては何も出力されない。このような制御を行うことによって、負荷にはほぼ100V50Hzと同じ電力が供給(消費)される。
【0021】
以上、本発明の実施例を開示したが、下記のような変形例も考えられる。実施例においては、整流回路10を備えた例を開示したが、整流回路を省略し、スイッチ回路11のFETをトライアック等に置換することによって電源の周波数を変換することも可能である。
図11は、本発明の電源装置の第3実施例のカウンタ回路および論理回路の構成を示す回路図である。第3実施例の電源装置は、第1実施例のカウンタ回路および論理回路を図11の回路と置換し、整流回路を省略し、スイッチ回路11のFETをトライアック等に置換することによって構成される。
カウンタ出力Q0は、入力電源の位相と同期(0度あるいは180度)しているので、Q0出力によって駆動するトライアックの組み合わせを切り替えることにより、出力される半サイクル毎の極性を揃える。このようにすれば、整流回路を省略してスイッチ回路の制御のみで電源の周波数を擬似的に変換することが可能である。
【0022】
【発明の効果】
以上述べたように、本発明においては、電源を直流にせず、脈流あるいは交流のままスイッチングすることによって周波数を擬似的に変換して出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できるという効果がある。
【図面の簡単な説明】
【図1】本発明の電源装置の構成を示すブロック図である。
【図2】本発明の電源装置の制御回路13の構成を示すブロック図である。
【図3】本発明の電源装置のゼロクロス検出パルス発生回路21の構成を示す回路図である。
【図4】本発明の電源装置の鋸歯状波発生回路22および比較器24の構成を示す回路図である。
【図5】本発明の電源装置の可変基準電圧発生回路23の構成を示す回路図である。
【図6】本発明の電源装置のカウンタ回路25および論理回路26の構成を示す回路図である。
【図7】本発明の電源装置のFETドライバ回路27の構成を示す回路図である。
【図8】本発明の電源装置の各部の波形を示す説明図である。
【図9】本発明の電源装置の第2実施例のカウンタ回路および論理回路の構成を示す回路図である。
【図10】本発明の電源装置の第2実施例の出力波形を示す説明図である。
【図11】本発明の電源装置の第3実施例のカウンタ回路および論理回路の構成を示す回路図である。
【符号の説明】
10…整流回路、11…電力スイッチ回路、12…フィルタ回路、13…制御回路、20…電源回路、21…ゼロクロス検出パルス発生回路、22…鋸歯状波発生回路、23…基準電圧発生回路、24…比較器、25…カウンタ回路、26…および論理回路、27…Tドライバ回路、30…は位相補正回路、31…回路…論理回路、27…FETドライバ回路
【発明の属する技術分野】
本発明は電源装置に関し、特に、簡単な構成で周波数を擬似的に変換可能な電源装置に関するものである。
【0002】
【従来の技術】
航空機の電源は通常の商用電源とは異なり、115V400Hzの電源が供給されている。そして、例えば掃除機など、通常の商用電源用の機器を航空機内において使用する場合には、従来はいわゆるインバーター装置を使用して、115V400Hzを100V50Hzに変換していた。
【0003】
【発明が解決しようとする課題】
ところが、従来のインバーター装置は、入力側や出力側の平滑回路のコンデンサやコイル、トランスなどの大型部品を使用する必要があり、装置が大きく、重いという問題点があった。
【0004】
本発明の目的は、前記のような従来技術の問題点を解決し、簡単な構成で周波数を擬似的に変換可能であり、かつ装置の小型化が可能な電源装置を提供することにある。
【0005】
【課題を解決するための手段】
本発明の電源装置は、脈流をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して前記スイッチング手段の各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御手段とを備えたことを特徴とする。
【0006】
本発明においては、例えば掃除機や電動工具等に使用されているブラシモーターは電源が脈流であっても動作する点に着目し、電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。図1は、本発明の電源装置の構成を示すブロック図である。115V400Hzの交流電源は整流回路10および制御回路13に入力される。ダイオードブリッジからなる整流回路10には平滑回路はなく、整流回路10からは、図8(e)に示すような脈流が出力される。電力スイッチ回路11はA〜Dの4個のパワーMOSFETからなるブリッジ回路により構成されている。出力側にはフィルタ回路12が設けられているが、このフィルタ回路はスイッチングに伴う高周波ノイズを除去するものであり、図8(f)、(h)に示すような脈流がそのまま出力される。
【0008】
図2は、本発明の電源装置の制御回路13の構成を示すブロック図である。電源回路20は、トランスおよび整流回路、定電圧回路等からなり、115V400Hzの交流電源から交流信号、+8V、−8V、他の出力と絶縁された16V(2系統、ドライブ用)を出力する。+8V、−8Vは制御回路の電源およびFETドライブ用として使用される。
ゼロクロス検出パルス発生回路21は交流信号を入力してゼロクロス検出パルスを発生する。
【0009】
図3は、本発明の電源装置のゼロクロス検出パルス発生回路21の構成を示す回路図である。交流信号は位相補正回路30に入力され、ボリュームによって位相が調整された後ローパスフィルタ回路(LPF)31に入力される。LPF31としてはオペアンプを用いた周知のLPFを2段直列接続したものを使用しているが、LPF31としては400Hzより高い周波数の信号をカットするものであれば、公知の任意のフィルタ回路を採用可能である。
LPF31の出力は2個のコンパレータ32、33にそれぞれ入力される。コンパレータ32、33はオープンコレクタ出力であり、コンパレータ32の+端子はわずかプラスに、またコンパレータ33の−端子はわずかマイナスに設定されている。従って、LPF31の出力信号が0の近傍である時のみ、コンパレータ32、33双方の出力がオフとなってプルアップされた出力端子にゼロクロス検出パルスが出力される。
【0010】
図4は、本発明の電源装置の鋸歯状波発生回路22および比較器24の構成を示す回路図である。鋸歯状波発生回路22は、オペアンプ37を用いた周知の積分回路にリセット用のFET36を付加したものである。鋸歯状波発生回路は、図8(c)に示すように、入力交流の半周期(1.25ミリ秒)で0Vから5Vまで上昇し、ゼロクロス検出パルスによってFET36がオンとなりリセット(放電)される波形を出力する。
【0011】
比較器24は、鋸歯状波発生回路22の出力と可変基準電圧発生回路23から出力される基準電圧とを比較し、鋸歯状波の電圧の方が高い場合にはH(8V)、そうでない場合にはL(0V)を出力する。比較器24の出力にはワイヤードオアのためにダイオードが接続されている。
【0012】
図5は、本発明の電源装置の可変基準電圧発生回路23の構成を示す回路図である。可変基準電圧発生回路23は、定常時には出力電圧調整ボリュームによって設定された一定の電圧を出力するが、電源投入時には、電源装置の出力電圧(電力)が徐々に上昇するように、5Vから徐々に設定電圧に低下していく。このために、オペアンプ40は、8Vデューティ比50%の矩形波信号を積分して、5秒で0Vから4Vまで上昇する信号を出力し、オペアンプ41はこの信号を入力して5秒で5Vからほぼ0Vまで下降する信号を出力する。なお、ツェナーダイオード42は5V定電圧を出力する。
【0013】
図6は、本発明の電源装置のカウンタ回路25および論理回路26の構成を示す回路図である。カウンタ回路50は4ビットのカウンタから成り、ゼロクロス検出パルスを計数してQ0およびQ3を出力する。Q0信号は可変基準電圧発生回路23に出力され、8Vデューティ比50%の矩形波信号として利用される。Q3信号はゼロクロス検出パルス8個毎に反転する50Hzの矩形波である。
【0014】
論理回路はQ3信号および比較器24から出力される位相調整信号を入力し、4つのFET(A〜D)の駆動信号を出力する。FETはAとBが対で駆動された場合には例えば正極性の脈流が出力され、CとDが対で駆動された場合には負極性の脈流が出力される。この実施例においては位相制御された正の脈流と負の脈流が8個づつ出力されるが、FETのAは正極性の間ほぼ常時オンであり、Cは負極性の間ほぼ常時オンである。そして、FETのBは正極性の間、Dは負極性の間、位相調整信号によってオン/オフを繰り返す。
【0015】
NANDゲート52、53の一方の入力には抵抗とコンデンサによる遅延回路が挿入されており、この回路によって出力の極性反転直後の信号の立ち上がりの所定期間だけFETの駆動を禁止している。NANDゲート54は、電源オン時に所定の時間だけFETの駆動を禁止する信号を発生する。この信号は抵抗を介して位相調整信号とワイヤードオアされる。各NORゲート55〜58の出力はFETドライバ回路27に供給される。
【0016】
図7は、本発明の電源装置のFETドライバ回路27の構成を示す回路図である。論理回路から出力された各FETの駆動信号はトランジスタを介してフォトカプラを備えたFETドライバ60、61、65、66に入力される。FETのAおよびCについては、ソースを制御回路のグランドと同電位にできるので、ドライブ用の電源として制御回路の電源をそのまま使用しているが、FETのBおよびDについては、ソースを制御回路のグランドと同電位にできないので、ドライブ用の電源としてそれぞれ絶縁された16Vの電源を使用している。なお、8Vのツェナーダイオード62、67は、FETのドライブ信号にバイアスを与えるためのものである。
【0017】
図8は、本発明の電源装置の各部の波形を示す説明図である。図8に示すように、本発明の電源装置においては、負荷に100V50Hzと同じ電力が消費されるように、脈流の各半サイクル内においてFETのオンするタイミングを手動で調整することによって電力を制御する。最終的な出力波形は図8(f)、(h)に示すような波形となる。
【0018】
図9は、本発明の電源装置の第2実施例のカウンタ回路および論理回路の構成を示す回路図である。前述した第1の実施例においては脈流の各半サイクルにおいて、スイッチング素子のオンするタイミングを位相制御することによって擬似的に電圧(電力)を制御しているが、第2実施例は半サイクル単位でオン/オフを制御することによって、より簡単な構成で擬似的に100V50Hzを得るものである。
【0019】
第2実施例においては、制御回路の内、電源回路20、ゼロクロス検出パルス発生回路21およびFETドライバ回路27については第1実施例と同じであるが、鋸歯状波発生回路、可変基準電圧発生回路、比較器は不要であり、カウンタ回路および論理回路は図9のような構成になっている。即ち、ANDゲート80によってカウンタ50のQ0〜Q2が全て1のときを検出し、この信号をNORゲート82、84に入力して脈流の出力を禁止している。
【0020】
図10は、本発明の電源装置の第2実施例の出力波形を示す説明図である。図示するように、50Hzの1つの半サイクルにおいて脈流は7個しか出力されず、最後の8番目のタイミングにおいては何も出力されない。このような制御を行うことによって、負荷にはほぼ100V50Hzと同じ電力が供給(消費)される。
【0021】
以上、本発明の実施例を開示したが、下記のような変形例も考えられる。実施例においては、整流回路10を備えた例を開示したが、整流回路を省略し、スイッチ回路11のFETをトライアック等に置換することによって電源の周波数を変換することも可能である。
図11は、本発明の電源装置の第3実施例のカウンタ回路および論理回路の構成を示す回路図である。第3実施例の電源装置は、第1実施例のカウンタ回路および論理回路を図11の回路と置換し、整流回路を省略し、スイッチ回路11のFETをトライアック等に置換することによって構成される。
カウンタ出力Q0は、入力電源の位相と同期(0度あるいは180度)しているので、Q0出力によって駆動するトライアックの組み合わせを切り替えることにより、出力される半サイクル毎の極性を揃える。このようにすれば、整流回路を省略してスイッチ回路の制御のみで電源の周波数を擬似的に変換することが可能である。
【0022】
【発明の効果】
以上述べたように、本発明においては、電源を直流にせず、脈流あるいは交流のままスイッチングすることによって周波数を擬似的に変換して出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できるという効果がある。
【図面の簡単な説明】
【図1】本発明の電源装置の構成を示すブロック図である。
【図2】本発明の電源装置の制御回路13の構成を示すブロック図である。
【図3】本発明の電源装置のゼロクロス検出パルス発生回路21の構成を示す回路図である。
【図4】本発明の電源装置の鋸歯状波発生回路22および比較器24の構成を示す回路図である。
【図5】本発明の電源装置の可変基準電圧発生回路23の構成を示す回路図である。
【図6】本発明の電源装置のカウンタ回路25および論理回路26の構成を示す回路図である。
【図7】本発明の電源装置のFETドライバ回路27の構成を示す回路図である。
【図8】本発明の電源装置の各部の波形を示す説明図である。
【図9】本発明の電源装置の第2実施例のカウンタ回路および論理回路の構成を示す回路図である。
【図10】本発明の電源装置の第2実施例の出力波形を示す説明図である。
【図11】本発明の電源装置の第3実施例のカウンタ回路および論理回路の構成を示す回路図である。
【符号の説明】
10…整流回路、11…電力スイッチ回路、12…フィルタ回路、13…制御回路、20…電源回路、21…ゼロクロス検出パルス発生回路、22…鋸歯状波発生回路、23…基準電圧発生回路、24…比較器、25…カウンタ回路、26…および論理回路、27…Tドライバ回路、30…は位相補正回路、31…回路…論理回路、27…FETドライバ回路
Claims (4)
- 入力交流電源の整流手段と、
整流された脈流をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して前記スイッチング手段のスイッチング素子のオンタイミングを制御する制御手段と、
を備えたことを特徴とする電源装置。 - 入力交流電源の整流手段と、
整流された脈流をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して出力される脈流の数を制御する制御手段と、
を備えたことを特徴とする電源装置。 - 入力交流電源をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記入力交流電源の各脈流が出力すべき電源の周波数に対応する所定個数だけ同じ極性で出力されると共に、出力すべき電源の電圧に対応して前記スイッチング手段の各スイッチング素子のオンタイミングを制御する制御手段と、
を備えたことを特徴とする電源装置。 - 入力交流電源をスイッチングする4個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記入力交流電源の各脈流が出力すべき電源の周波数に対応する所定個数だけ同じ極性で出力されると共に、出力すべき電源の電圧に対応して出力される脈流の数を制御する制御手段と、
を備えたことを特徴とする電源装置。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016067443A1 (ja) * | 2014-10-31 | 2016-05-06 | 理化工業株式会社 | 交流電力調整器及び交流電力調整制御方法 |
JP2016090469A (ja) * | 2014-11-07 | 2016-05-23 | ニチコン株式会社 | 周波数検出装置 |
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2002
- 2002-12-13 JP JP2002361995A patent/JP2004194473A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2016067443A1 (ja) * | 2014-10-31 | 2016-05-06 | 理化工業株式会社 | 交流電力調整器及び交流電力調整制御方法 |
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