JPH10301644A - 電源装置 - Google Patents
電源装置Info
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- JPH10301644A JPH10301644A JP12149097A JP12149097A JPH10301644A JP H10301644 A JPH10301644 A JP H10301644A JP 12149097 A JP12149097 A JP 12149097A JP 12149097 A JP12149097 A JP 12149097A JP H10301644 A JPH10301644 A JP H10301644A
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Abstract
(57)【要約】
【課題】 電源トランスのうなり音や、ラジオの雑音と
なる電磁波の発生を防止することができる電源装置を提
供する。 【解決手段】 平滑コンデンサＣ１の端子電圧、すなわ
ち直流出力電圧ＶＯＵＴと、基準電圧Ｖ１とが比較回路
５により比較される。また、入力交流電源電圧の極性変
化に同期した電源同期パルスが電源同期パルス発生回路
３により生成される。比較回路５の比較結果に応じて、
電源同期パルスに同期してスイッチ素子１の導通状態と
非道通状態とが切換制御される。すなわち、スイッチ素
子１の導通／非導通は入力交流電圧の極性が変化するゼ
ロクロスポイントで切り換えられる。
なる電磁波の発生を防止することができる電源装置を提
供する。 【解決手段】 平滑コンデンサＣ１の端子電圧、すなわ
ち直流出力電圧ＶＯＵＴと、基準電圧Ｖ１とが比較回路
５により比較される。また、入力交流電源電圧の極性変
化に同期した電源同期パルスが電源同期パルス発生回路
３により生成される。比較回路５の比較結果に応じて、
電源同期パルスに同期してスイッチ素子１の導通状態と
非道通状態とが切換制御される。すなわち、スイッチ素
子１の導通／非導通は入力交流電圧の極性が変化するゼ
ロクロスポイントで切り換えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、オーディオアンプ
等に電源電圧を供給する電源装置に関する。
等に電源電圧を供給する電源装置に関する。
【０００２】
【従来の技術】電源トランスの２次側の交流電圧を整流
し、コンデンサで平滑して直流電圧を得る電源装置にお
いて、この直流電圧を制御するために、整流ダイオード
に直列にサイリスタなどのスイッチ素子を接続して、そ
の導通位相角を制御するものが従来より知られている。
し、コンデンサで平滑して直流電圧を得る電源装置にお
いて、この直流電圧を制御するために、整流ダイオード
に直列にサイリスタなどのスイッチ素子を接続して、そ
の導通位相角を制御するものが従来より知られている。
【０００３】図８は、従来の電源装置の構成を示すブロ
ック図である。この図において、電源プラグＰ１０１を
介して交流電圧が電源トランスＴ１０１に入力され、電
源トランスＴ１０１の出力は、ダイオードＤ１０１及び
Ｄ１０２を介してスイッチ素子１０１及び鋸歯状波発生
回路１０３に入力される。したがってスイッチ素子１０
１の入力電圧ＶＩＮは、図９（ａ）に示すような整流波
形となる。鋸歯状波発生回路１０３は、図９（ｂ）に示
すような入力交流電圧の周期の１／２の周期の鋸歯状波
を発生し、比較回路１０４に入力する。増幅回路１０５
は、スイッチ素子１０１の出力電圧ＶＯＵＴと基準電圧
Ｖ１との差を増幅し、差電圧ＶＤを比較回路１０４に入
力する。比較回路１０４は、図９（ｂ）（ｃ）に示すよ
うに、鋸歯状波電圧が差電圧ＶＤを越えるとき高レベル
となる導通パルスを出力し、スイッチ素子制御回路１０
２は、導通パルスが高レベルのときスイッチ素子１０１
がオン（導通）するように制御する。これにより、スイ
ッチ素子１０１の出力電流は図９（ｄ）に示すようにな
り、コンデンサＣ１０１の作用により、図９（ａ）に示
すような出力電圧ＶＯＵＴが得られる。出力電圧ＶＯＵ
Ｔは、負荷回路１０６に供給される。
ック図である。この図において、電源プラグＰ１０１を
介して交流電圧が電源トランスＴ１０１に入力され、電
源トランスＴ１０１の出力は、ダイオードＤ１０１及び
Ｄ１０２を介してスイッチ素子１０１及び鋸歯状波発生
回路１０３に入力される。したがってスイッチ素子１０
１の入力電圧ＶＩＮは、図９（ａ）に示すような整流波
形となる。鋸歯状波発生回路１０３は、図９（ｂ）に示
すような入力交流電圧の周期の１／２の周期の鋸歯状波
を発生し、比較回路１０４に入力する。増幅回路１０５
は、スイッチ素子１０１の出力電圧ＶＯＵＴと基準電圧
Ｖ１との差を増幅し、差電圧ＶＤを比較回路１０４に入
力する。比較回路１０４は、図９（ｂ）（ｃ）に示すよ
うに、鋸歯状波電圧が差電圧ＶＤを越えるとき高レベル
となる導通パルスを出力し、スイッチ素子制御回路１０
２は、導通パルスが高レベルのときスイッチ素子１０１
がオン（導通）するように制御する。これにより、スイ
ッチ素子１０１の出力電流は図９（ｄ）に示すようにな
り、コンデンサＣ１０１の作用により、図９（ａ）に示
すような出力電圧ＶＯＵＴが得られる。出力電圧ＶＯＵ
Ｔは、負荷回路１０６に供給される。
【０００４】この電源装置によれば、出力電圧ＶＯＵＴ
が増加すると、差電圧ＶＤが増加し、導通パルスの高レ
ベルの期間、すなわち導通角が減少する。その結果、出
力電圧がほぼ一定に維持される。
が増加すると、差電圧ＶＤが増加し、導通パルスの高レ
ベルの期間、すなわち導通角が減少する。その結果、出
力電圧がほぼ一定に維持される。
【０００５】
【発明が解決しようとする課題】上記従来の電源装置に
よれば、図９（ｄ）に示すように、スイッチ素子１０１
がオンするときには、急激な電流変化を伴うため、電源
トランスの磁束の急激且つ大きな時間変化を招く。その
結果、機械的な振動が発生し、使用者の耳には騒音とし
て聞こえるいわゆるうなり音が発生する場合が多い。ま
た、急激な電流の時間変化は電磁波の発生につながり、
ＡＭラジオに雑音として混入するというという不具合が
ある。
よれば、図９（ｄ）に示すように、スイッチ素子１０１
がオンするときには、急激な電流変化を伴うため、電源
トランスの磁束の急激且つ大きな時間変化を招く。その
結果、機械的な振動が発生し、使用者の耳には騒音とし
て聞こえるいわゆるうなり音が発生する場合が多い。ま
た、急激な電流の時間変化は電磁波の発生につながり、
ＡＭラジオに雑音として混入するというという不具合が
ある。
【０００６】本発明は、この問題を解決するためになさ
れたものであり、うなり音やラジオの雑音となる電磁波
の発生を防止することができる電源装置を提供すること
を目的とする。
れたものであり、うなり音やラジオの雑音となる電磁波
の発生を防止することができる電源装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、入力交流電源電圧を直流電圧
に変換して出力する電源装置において、前記入力交流電
源電圧を整流する整流手段と、該整流手段に直列に接続
されたスイッチ素子と、該スイッチ素子の出力電流を平
滑するように接続された平滑コンデンサと、該平滑コン
デンサの端子電圧と、基準電圧とを比較する比較手段
と、前記入力交流電源電圧の極性変化に同期した電源同
期パルスを発生する電源同期パルス発生手段と、前記比
較手段による比較結果に応じて、前記電源同期パルスの
発生に同期して、前記スイッチ素子の導通状態と非導通
状態とを切換制御する制御手段とを備えることを特徴と
する。
請求項１に記載の発明は、入力交流電源電圧を直流電圧
に変換して出力する電源装置において、前記入力交流電
源電圧を整流する整流手段と、該整流手段に直列に接続
されたスイッチ素子と、該スイッチ素子の出力電流を平
滑するように接続された平滑コンデンサと、該平滑コン
デンサの端子電圧と、基準電圧とを比較する比較手段
と、前記入力交流電源電圧の極性変化に同期した電源同
期パルスを発生する電源同期パルス発生手段と、前記比
較手段による比較結果に応じて、前記電源同期パルスの
発生に同期して、前記スイッチ素子の導通状態と非導通
状態とを切換制御する制御手段とを備えることを特徴と
する。
【０００８】請求項２に記載の発明は、入力交流電源電
圧を直流電圧に変換して出力する電源装置において、前
記入力交流電源電圧を整流する第１の整流手段と、前記
入力交流電源電圧を前記第１の整流手段と逆の極性で整
流する第２の整流手段と、該第１の整流手段に直列に接
続された第１スイッチ素子と、該第２の整流手段に直列
に接続された第２スイッチ素子と、該１のスイッチ素子
の出力電流を平滑するように接続された第１の平滑コン
デンサと、該２のスイッチ素子の出力電流を平滑するよ
うに接続された第２の平滑コンデンサと、該第１または
第２の平滑コンデンサの端子電圧と、基準電圧とを比較
する比較手段と、前記入力交流電源電圧の極性変化に同
期した電源同期パルスを発生する電源同期パルス発生手
段と、前記比較手段による比較結果に応じて、前記電源
同期パルスの発生に同期して、前記第１のスイッチ素子
の導通状態と非導通状態とを切換制御する第１の制御手
段と、該第１の制御手段による切換制御に対して、前記
電源同期パルスの一周期分だけ遅れて、前記第２のスイ
ッチ素子の導通状態と非導通状態とを切換制御する第２
の制御手段とを備えることを特徴とする。
圧を直流電圧に変換して出力する電源装置において、前
記入力交流電源電圧を整流する第１の整流手段と、前記
入力交流電源電圧を前記第１の整流手段と逆の極性で整
流する第２の整流手段と、該第１の整流手段に直列に接
続された第１スイッチ素子と、該第２の整流手段に直列
に接続された第２スイッチ素子と、該１のスイッチ素子
の出力電流を平滑するように接続された第１の平滑コン
デンサと、該２のスイッチ素子の出力電流を平滑するよ
うに接続された第２の平滑コンデンサと、該第１または
第２の平滑コンデンサの端子電圧と、基準電圧とを比較
する比較手段と、前記入力交流電源電圧の極性変化に同
期した電源同期パルスを発生する電源同期パルス発生手
段と、前記比較手段による比較結果に応じて、前記電源
同期パルスの発生に同期して、前記第１のスイッチ素子
の導通状態と非導通状態とを切換制御する第１の制御手
段と、該第１の制御手段による切換制御に対して、前記
電源同期パルスの一周期分だけ遅れて、前記第２のスイ
ッチ素子の導通状態と非導通状態とを切換制御する第２
の制御手段とを備えることを特徴とする。
【０００９】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
かかる電源装置の構成を示すブロック図である。この図
において、電源プラグＰ１を介して交流電圧が電源トラ
ンスＴ１に入力され、電源トランスＴ１の出力は、ダイ
オードＤ１及びＤ２を介してスイッチ素子１及び電源同
期パルス回路３に入力される。したがって、スイッチ素
子１及び電源同期パルス回路３の入力電圧ＶＩＮは、図
３（ａ）に示すような整流波形となる。電源同期パルス
発生回路３は、図３（ｂ）に示すような入力交流電圧の
ゼロクロスポイント近傍で高レベルとなる電源同期パル
スを発生し、電圧記憶回路４に入力する。比較回路５
は、スイッチ素子１の出力電圧ＶＯＵＴと基準電圧Ｖ１
とを比較し、図３（ａ）（ｃ）に示すように、出力電圧
ＶＯＵＴが基準電圧Ｖ１より低いとき高レベルとなる比
較パルスを出力し、電圧記憶回路４に入力する。
参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
かかる電源装置の構成を示すブロック図である。この図
において、電源プラグＰ１を介して交流電圧が電源トラ
ンスＴ１に入力され、電源トランスＴ１の出力は、ダイ
オードＤ１及びＤ２を介してスイッチ素子１及び電源同
期パルス回路３に入力される。したがって、スイッチ素
子１及び電源同期パルス回路３の入力電圧ＶＩＮは、図
３（ａ）に示すような整流波形となる。電源同期パルス
発生回路３は、図３（ｂ）に示すような入力交流電圧の
ゼロクロスポイント近傍で高レベルとなる電源同期パル
スを発生し、電圧記憶回路４に入力する。比較回路５
は、スイッチ素子１の出力電圧ＶＯＵＴと基準電圧Ｖ１
とを比較し、図３（ａ）（ｃ）に示すように、出力電圧
ＶＯＵＴが基準電圧Ｖ１より低いとき高レベルとなる比
較パルスを出力し、電圧記憶回路４に入力する。
【００１０】電圧記憶回路４は、電源同期パルスの立ち
上り時点の比較パルスレベルを出力する機能を有し、図
３（ｂ）（ｃ）（ｄ）に示すように、比較パルスが高レ
ベルのときに電源同期パルスが立ち上がると高レベルを
出力し、比較パルスが低レベルのとき電源同期パルスが
立ち上がると低レベルを出力し、電源同期パルスが入力
されない限り、その出力レベルを維持する。スイッチ素
子制御回路２は、スイッチ素子１が、電圧記憶回路４の
出力が高レベルのときオンし、低レベルのときオフする
ように制御する。これにより、スイッチ素子１の出力電
流は図３（ｅ）に示すようになり、平滑コンデンサＣ１
の作用により、図３（ａ）に示すような出力電圧ＶＯＵ
Ｔが得られる。出力電圧ＶＯＵＴは、負荷回路６に供給
される。
上り時点の比較パルスレベルを出力する機能を有し、図
３（ｂ）（ｃ）（ｄ）に示すように、比較パルスが高レ
ベルのときに電源同期パルスが立ち上がると高レベルを
出力し、比較パルスが低レベルのとき電源同期パルスが
立ち上がると低レベルを出力し、電源同期パルスが入力
されない限り、その出力レベルを維持する。スイッチ素
子制御回路２は、スイッチ素子１が、電圧記憶回路４の
出力が高レベルのときオンし、低レベルのときオフする
ように制御する。これにより、スイッチ素子１の出力電
流は図３（ｅ）に示すようになり、平滑コンデンサＣ１
の作用により、図３（ａ）に示すような出力電圧ＶＯＵ
Ｔが得られる。出力電圧ＶＯＵＴは、負荷回路６に供給
される。
【００１１】この構成によれば、例えば出力電圧ＶＯＵ
Ｔが低下すると、電源同期パルスの周期単位でスイッチ
素子１のオン期間が増加し、出力電圧ＶＯＵＴを増加さ
せる方向に作用するので、出力電圧ＶＯＵＴの平均直流
電圧をほぼ一定に制御することができる。しかも、スイ
ッチ素子１のオンオフは、入力交流電圧の極性が変化す
るゼロクロスポイント近傍で切り換えられるので、従来
例のように交流電圧波形の途中（特に電圧の絶対値の高
い範囲）で切り換わることがない。したがって、実用上
問題となるような機械的振動による騒音（うなり音）
や、電磁波・電源高調波等による電気的な雑音の発生を
防止することができる。
Ｔが低下すると、電源同期パルスの周期単位でスイッチ
素子１のオン期間が増加し、出力電圧ＶＯＵＴを増加さ
せる方向に作用するので、出力電圧ＶＯＵＴの平均直流
電圧をほぼ一定に制御することができる。しかも、スイ
ッチ素子１のオンオフは、入力交流電圧の極性が変化す
るゼロクロスポイント近傍で切り換えられるので、従来
例のように交流電圧波形の途中（特に電圧の絶対値の高
い範囲）で切り換わることがない。したがって、実用上
問題となるような機械的振動による騒音（うなり音）
や、電磁波・電源高調波等による電気的な雑音の発生を
防止することができる。
【００１２】図２は、図１のブロック１〜５の具体的な
構成例を示す図である。すなわち、スイッチ素子１は、
ＰチャンネルＭＯＳＦＥＴ（酸化金属半導体電解効果ト
ランジスタ）Ｑ１及び抵抗Ｒ１で構成され、スイッチ素
子制御回路２は、トランジスタＱ２及び抵抗Ｒ２で構成
され、トランジスタＱ２のコレクタが、ＭＯＳＦＥＴＱ
１のゲートに接続されている。また、比較回路５は、出
力電圧ＶＯＵＴを分割する抵抗Ｒ３及びＲ４と、比較器
５１とで構成されている。抵抗Ｒ３、Ｒ４で分割された
電圧が、比較器５１の反転入力端子に入力され、基準電
圧Ｖ１が非反転入力端子に入力される。電源同期パルス
発生回路３は、ダイオードＤ３、Ｄ４及びインバータＱ
３で構成されている。
構成例を示す図である。すなわち、スイッチ素子１は、
ＰチャンネルＭＯＳＦＥＴ（酸化金属半導体電解効果ト
ランジスタ）Ｑ１及び抵抗Ｒ１で構成され、スイッチ素
子制御回路２は、トランジスタＱ２及び抵抗Ｒ２で構成
され、トランジスタＱ２のコレクタが、ＭＯＳＦＥＴＱ
１のゲートに接続されている。また、比較回路５は、出
力電圧ＶＯＵＴを分割する抵抗Ｒ３及びＲ４と、比較器
５１とで構成されている。抵抗Ｒ３、Ｒ４で分割された
電圧が、比較器５１の反転入力端子に入力され、基準電
圧Ｖ１が非反転入力端子に入力される。電源同期パルス
発生回路３は、ダイオードＤ３、Ｄ４及びインバータＱ
３で構成されている。
【００１３】電圧記憶回路４は、Ｄフリップフロップ回
路４１で構成される。Ｄフリップフロップ回路４１は、
クロック入力の立ち上り時点におけるＤ入力端子のレベ
ルを、Ｑ出力に出力するものである。比較回路５の出力
がＤフリップフロップ回路４１のＤ入力端子に接続さ
れ、電源同期パルス発生回路３の出力がＤフリップフロ
ップ回路４１のクロック入力端子に接続されている。Ｄ
フリップフロップ回路４１のＱ出力がトランジスタＱ２
のベースに接続されている。
路４１で構成される。Ｄフリップフロップ回路４１は、
クロック入力の立ち上り時点におけるＤ入力端子のレベ
ルを、Ｑ出力に出力するものである。比較回路５の出力
がＤフリップフロップ回路４１のＤ入力端子に接続さ
れ、電源同期パルス発生回路３の出力がＤフリップフロ
ップ回路４１のクロック入力端子に接続されている。Ｄ
フリップフロップ回路４１のＱ出力がトランジスタＱ２
のベースに接続されている。
【００１４】この構成によれば、電圧記憶回路４の出力
が高レベルの期間においてトランジスタＱ２がオンして
抵抗Ｒ２で決まるコレクタ電流が流れ、抵抗Ｒ１の両端
にＭＯＳＦＥＴＱ１がオンするための電圧が発生し、Ｑ
１がオンするので、図３に示す動作を実現することがで
きる。
が高レベルの期間においてトランジスタＱ２がオンして
抵抗Ｒ２で決まるコレクタ電流が流れ、抵抗Ｒ１の両端
にＭＯＳＦＥＴＱ１がオンするための電圧が発生し、Ｑ
１がオンするので、図３に示す動作を実現することがで
きる。
【００１５】ここで、負荷回路６がオーディオアンプで
ある場合には、オーディオアンプの出力レベルＶＡＭＰ
に応じて、基準電圧Ｖ１を変更可能に構成し、出力レベ
ルＶＡＭＰが低下するほど、基準電圧Ｖ１が低下するよ
うに制御することが望ましい。これにより、出力レベル
ＶＡＭＰが小さいときは、電源電圧ＶＯＵＴを低下させ
て、オーディオアンプの消費電力を低減することができ
る。なお、基準電圧Ｖ１を変更することに代えて、比較
器５１に入力する帰還電圧値を出力レベルＶＡＭＰに応
じて変更する構成としてもよい。
ある場合には、オーディオアンプの出力レベルＶＡＭＰ
に応じて、基準電圧Ｖ１を変更可能に構成し、出力レベ
ルＶＡＭＰが低下するほど、基準電圧Ｖ１が低下するよ
うに制御することが望ましい。これにより、出力レベル
ＶＡＭＰが小さいときは、電源電圧ＶＯＵＴを低下させ
て、オーディオアンプの消費電力を低減することができ
る。なお、基準電圧Ｖ１を変更することに代えて、比較
器５１に入力する帰還電圧値を出力レベルＶＡＭＰに応
じて変更する構成としてもよい。
【００１６】本実施形態の電源装置では、従来に比べて
電源電圧ＶＯＵＴのリップルが増加するが、例えばオー
ディオアンプはこの程度のリップルの影響は受けないよ
うに設計されており、問題とはならない。
電源電圧ＶＯＵＴのリップルが増加するが、例えばオー
ディオアンプはこの程度のリップルの影響は受けないよ
うに設計されており、問題とはならない。
【００１７】図４は、図１の構成により正側電源電圧Ｖ
ＯＵＴＰを出力するとともに、同様の構成（ダイオード
の極性を逆にした構成）により負側電源電圧ＶＯＵＴＮ
を出力する電源装置を構成し、この電源電圧ＶＯＵＴ
Ｐ，ＶＯＵＴＮと、この電源電圧が供給されるオーディ
オアンプの出力レベルＶＡＭＰとの関係を説明するため
の図である。この図に示すように、リップルで電源電圧
ＶＯＵＴが低下しても、オーディオアンプの出力レベル
ＶＡＭＰがそれより小さければ問題とならない。しか
し、オーディオアンプの出力レベルＶＡＭＰが大きいと
きは、図示した電源電圧ＶＯＵＴＰ，ＶＯＵＴＮ（平均
直流電圧ＶＤＣＡＶＰ，ＶＤＣＡＶＮ）では不十分であ
る。そこで、上記したようにオーディオアンプの出力レ
ベルＶＡＭＰに応じて電源電圧ＶＯＵＴＰ，ＶＯＵＴＮ
（平均直流電圧ＶＤＣＡＶＰ，ＶＤＣＡＶＮ）を変更す
ることにより、同図の出力レベルＶＡＭＰが低下した状
態では、同図に示すような電源電圧ＶＯＵＴＰ，ＶＯＵ
ＴＮとし、出力レベルＶＡＭＰが大きいときは、電源電
圧ＶＯＵＴＰ，ＶＯＵＴＮの最小値が必要最大電圧ＶＭ
ＡＸＰ，ＶＭＡＸＮとなるように制御する。これによ
り、電源電圧ＶＯＵＴＰ，ＶＯＵＴＮの最小値を常にＶ
ＭＡＸＰ，ＶＭＡＸＮに設定する場合に比べて、オーデ
ィオアンプの消費電力を低減することができる。
ＯＵＴＰを出力するとともに、同様の構成（ダイオード
の極性を逆にした構成）により負側電源電圧ＶＯＵＴＮ
を出力する電源装置を構成し、この電源電圧ＶＯＵＴ
Ｐ，ＶＯＵＴＮと、この電源電圧が供給されるオーディ
オアンプの出力レベルＶＡＭＰとの関係を説明するため
の図である。この図に示すように、リップルで電源電圧
ＶＯＵＴが低下しても、オーディオアンプの出力レベル
ＶＡＭＰがそれより小さければ問題とならない。しか
し、オーディオアンプの出力レベルＶＡＭＰが大きいと
きは、図示した電源電圧ＶＯＵＴＰ，ＶＯＵＴＮ（平均
直流電圧ＶＤＣＡＶＰ，ＶＤＣＡＶＮ）では不十分であ
る。そこで、上記したようにオーディオアンプの出力レ
ベルＶＡＭＰに応じて電源電圧ＶＯＵＴＰ，ＶＯＵＴＮ
（平均直流電圧ＶＤＣＡＶＰ，ＶＤＣＡＶＮ）を変更す
ることにより、同図の出力レベルＶＡＭＰが低下した状
態では、同図に示すような電源電圧ＶＯＵＴＰ，ＶＯＵ
ＴＮとし、出力レベルＶＡＭＰが大きいときは、電源電
圧ＶＯＵＴＰ，ＶＯＵＴＮの最小値が必要最大電圧ＶＭ
ＡＸＰ，ＶＭＡＸＮとなるように制御する。これによ
り、電源電圧ＶＯＵＴＰ，ＶＯＵＴＮの最小値を常にＶ
ＭＡＸＰ，ＶＭＡＸＮに設定する場合に比べて、オーデ
ィオアンプの消費電力を低減することができる。
【００１８】（第２の実施形態）上述した第１の実施形
態によれば、図３に示す例では、トランス出力の交流電
圧の半波１個が整流され、続く２個の半波は整流されな
い（電源装置の出力として使用されない）ので、トラン
スのコアを貫く磁束が非対称になってトランスが直流磁
化し、機械的な振動が増加する場合があった。
態によれば、図３に示す例では、トランス出力の交流電
圧の半波１個が整流され、続く２個の半波は整流されな
い（電源装置の出力として使用されない）ので、トラン
スのコアを貫く磁束が非対称になってトランスが直流磁
化し、機械的な振動が増加する場合があった。
【００１９】そこで本実施形態では、正及び負のほぼ等
しい直流電圧を出力する電源装置において、正の直流電
圧を得るための第１のスイッチ素子と、負の直流電圧を
得るための第２のスイッチ素子のオン・オフを、適切に
制御し、上述したトランスの直流磁化を防止するように
したものである。
しい直流電圧を出力する電源装置において、正の直流電
圧を得るための第１のスイッチ素子と、負の直流電圧を
得るための第２のスイッチ素子のオン・オフを、適切に
制御し、上述したトランスの直流磁化を防止するように
したものである。
【００２０】図５は本実施形態にかかる電源装置の構成
を示すブロック図であり、図６はその具体的な構成例を
示す図である。これらの図において、第１のスイッチ素
子１Ａ、第１のスイッチ素子制御回路２Ａ、電源同期パ
ルス発生回路３、第１の電圧記憶回路４Ａ及び比較回路
５は、図１のスイッチ素子１、スイッチ素子制御回路
２、電源同期パルス発生回路３、電圧記憶回路４及び比
較回路５と同一のものである。したがって、第１のスイ
ッチ素子１Ａの入力電圧ＶＩＮＡ、出力電圧ＶＯＵＴ
Ａ、電源同期パルス、電圧比較回路５の出力、第１の電
圧記憶回路４Ａの出力及び第１のスイッチ素子１Ａの出
力電流は、図３（ａ）〜（ｅ）と同様に、図７（ｂ）〜
（ｆ）に示すようになり、出力電圧ＶＯＵＴＡが負荷回
路６Ａに供給される。
を示すブロック図であり、図６はその具体的な構成例を
示す図である。これらの図において、第１のスイッチ素
子１Ａ、第１のスイッチ素子制御回路２Ａ、電源同期パ
ルス発生回路３、第１の電圧記憶回路４Ａ及び比較回路
５は、図１のスイッチ素子１、スイッチ素子制御回路
２、電源同期パルス発生回路３、電圧記憶回路４及び比
較回路５と同一のものである。したがって、第１のスイ
ッチ素子１Ａの入力電圧ＶＩＮＡ、出力電圧ＶＯＵＴ
Ａ、電源同期パルス、電圧比較回路５の出力、第１の電
圧記憶回路４Ａの出力及び第１のスイッチ素子１Ａの出
力電流は、図３（ａ）〜（ｅ）と同様に、図７（ｂ）〜
（ｆ）に示すようになり、出力電圧ＶＯＵＴＡが負荷回
路６Ａに供給される。
【００２１】そして、本実施形態では、電源トランスＴ
１の出力は、ダイオードＤ１及びＤ２と逆極性で接続さ
れたダイオードＤ５及びＤ６を介して第２のスイッチ素
子１Ｂに入力される。したがって、第２のスイッチ素子
１Ｂの入力電圧ＶＩＮＢは、図７（ｉ）に示すように負
側の整流波形となる。また、第２の電圧記憶回路４Ｂ
（Ｄフリップフロップ回路４１ＢのＤ入力端子）には、
第１の電圧記憶回路４Ａの出力パルスが入力されるの
で、第２の電源記憶回路４Ｂは、電源同期パルスの立ち
上り時点における第１の電圧記憶回路４Ａの出力レベル
を出力する。したがって、第２の電源記憶回路４Ｂの出
力は、図７（ｇ）に示すようになり、第２のスイッチ素
子制御回路２Ｂは、第２の電源記憶回路４Ｂの出力が高
レベルのとき、第２のスイッチ素子１Ｂがオンするよう
に制御する。その結果第２のスイッチ素子１Ｂの出力電
流は、同図（ｈ）に示すようになり、出力電圧ＶＯＵＴ
Ｂは平滑コンデンサＣ２の作用により同図（ｉ）に示す
ようになる。この出力電圧ＶＯＵＴＢが、負荷回路６Ｂ
に供給される。
１の出力は、ダイオードＤ１及びＤ２と逆極性で接続さ
れたダイオードＤ５及びＤ６を介して第２のスイッチ素
子１Ｂに入力される。したがって、第２のスイッチ素子
１Ｂの入力電圧ＶＩＮＢは、図７（ｉ）に示すように負
側の整流波形となる。また、第２の電圧記憶回路４Ｂ
（Ｄフリップフロップ回路４１ＢのＤ入力端子）には、
第１の電圧記憶回路４Ａの出力パルスが入力されるの
で、第２の電源記憶回路４Ｂは、電源同期パルスの立ち
上り時点における第１の電圧記憶回路４Ａの出力レベル
を出力する。したがって、第２の電源記憶回路４Ｂの出
力は、図７（ｇ）に示すようになり、第２のスイッチ素
子制御回路２Ｂは、第２の電源記憶回路４Ｂの出力が高
レベルのとき、第２のスイッチ素子１Ｂがオンするよう
に制御する。その結果第２のスイッチ素子１Ｂの出力電
流は、同図（ｈ）に示すようになり、出力電圧ＶＯＵＴ
Ｂは平滑コンデンサＣ２の作用により同図（ｉ）に示す
ようになる。この出力電圧ＶＯＵＴＢが、負荷回路６Ｂ
に供給される。
【００２２】以上のように本実施形態では、第１（正
側）のスイッチ素子１Ａがオン・オフするタイミングに
対して、入力交流電圧の半周期（電源同期パルスの１周
期）に相当する時間だけ遅れて第２（負側）のスイッチ
素子１Ｂがオン・オフするように制御されるので、全波
整流が行われ、トランスの直流磁化を防止することがで
きる。すなわち、本実施形態では正側と負側の消費電力
はほぼ等しいので、正側のスイッチ素子１Ａのオン時間
と、負側のスイッチ素子１Ｂのオン時間は等しくなり、
トランスが偏って磁化されることを防止することができ
る。また第１の実施形態と同様に、トランスの機械的振
動による騒音や、電磁波・電源高調波等による電気的な
雑音の発生が防止される。
側）のスイッチ素子１Ａがオン・オフするタイミングに
対して、入力交流電圧の半周期（電源同期パルスの１周
期）に相当する時間だけ遅れて第２（負側）のスイッチ
素子１Ｂがオン・オフするように制御されるので、全波
整流が行われ、トランスの直流磁化を防止することがで
きる。すなわち、本実施形態では正側と負側の消費電力
はほぼ等しいので、正側のスイッチ素子１Ａのオン時間
と、負側のスイッチ素子１Ｂのオン時間は等しくなり、
トランスが偏って磁化されることを防止することができ
る。また第１の実施形態と同様に、トランスの機械的振
動による騒音や、電磁波・電源高調波等による電気的な
雑音の発生が防止される。
【００２３】例えばオーディオアンプでは、電源容量が
ほぼ等しい正負の直流電源を必要とするので、本実施形
態の電源装置が特に適している。図６に示すように、ス
イッチ素子１Ｂは、具体的にはＮチャンネルＭＯＳＦＥ
ＴＱ５及び抵抗Ｒ６で構成され、スイッチ素子制御回路
２Ｂは、抵抗Ｒ５及びトランジスタＱ４で構成され、電
圧記憶回路４Ｂは、電圧記憶回路４Ａと同様にＤフリッ
プフロップ４１Ｂで構成される。Ｄフリップフロップ回
路４１ＢのＱ出力が高レベルとなると、トランジスタＱ
４がオンして抵抗Ｒ５できまるコレクタ電流が流れ、抵
抗Ｒ６の両端にＭＯＳＦＥＴＱ５がオンするための電圧
が発生し、Ｑ５がオンする。したがって、図７（ｇ）
（ｈ）（ｉ）に示すような動作を実現することができ
る。
ほぼ等しい正負の直流電源を必要とするので、本実施形
態の電源装置が特に適している。図６に示すように、ス
イッチ素子１Ｂは、具体的にはＮチャンネルＭＯＳＦＥ
ＴＱ５及び抵抗Ｒ６で構成され、スイッチ素子制御回路
２Ｂは、抵抗Ｒ５及びトランジスタＱ４で構成され、電
圧記憶回路４Ｂは、電圧記憶回路４Ａと同様にＤフリッ
プフロップ４１Ｂで構成される。Ｄフリップフロップ回
路４１ＢのＱ出力が高レベルとなると、トランジスタＱ
４がオンして抵抗Ｒ５できまるコレクタ電流が流れ、抵
抗Ｒ６の両端にＭＯＳＦＥＴＱ５がオンするための電圧
が発生し、Ｑ５がオンする。したがって、図７（ｇ）
（ｈ）（ｉ）に示すような動作を実現することができ
る。
【００２４】なお、本発明は上述した実施形態に限るも
のではなく、種々の変形が可能である。例えば、第２の
実施形態においては、正側の出力電圧ＶＯＵＴＡをフィ
ードバックする（比較回路５に入力する）ようにした
が、負側の出力電圧ＶＯＵＴＢをフィードバックするよ
うにしてもよい。その場合には、負側の出力電圧ＶＯＵ
ＴＢと基準電圧Ｖ１とを比較する比較回路の出力を、Ｄ
フリップフロップ回路４１ＢのＤ入力端子に接続し、Ｄ
フリップフロップ回路４１ＢのＱ出力をＤフリップフロ
ップ４１ＡのＤ入力端子に接続する。
のではなく、種々の変形が可能である。例えば、第２の
実施形態においては、正側の出力電圧ＶＯＵＴＡをフィ
ードバックする（比較回路５に入力する）ようにした
が、負側の出力電圧ＶＯＵＴＢをフィードバックするよ
うにしてもよい。その場合には、負側の出力電圧ＶＯＵ
ＴＢと基準電圧Ｖ１とを比較する比較回路の出力を、Ｄ
フリップフロップ回路４１ＢのＤ入力端子に接続し、Ｄ
フリップフロップ回路４１ＢのＱ出力をＤフリップフロ
ップ４１ＡのＤ入力端子に接続する。
【００２５】
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、平滑コンデンサの端子電圧、すなわち直流
出力電圧と、基準電圧とが比較され、その比較結果に応
じて、入力交流電源電圧の極性変化に同期して、スイッ
チ素子の導通状態と非導通状態とが切換制御されるの
で、スイッチ素子の導通／非導通は入力交流電圧の極性
が変化するゼロクロスポイントで切り換えられ、従来例
のように交流電圧波形の途中（特に電圧の絶対値の高い
範囲）で切り換わることがない。したがって、実用上問
題となるような機械的振動による騒音や、電磁波・電源
高調波等による電気的な雑音の発生を防止することがで
きる。
明によれば、平滑コンデンサの端子電圧、すなわち直流
出力電圧と、基準電圧とが比較され、その比較結果に応
じて、入力交流電源電圧の極性変化に同期して、スイッ
チ素子の導通状態と非導通状態とが切換制御されるの
で、スイッチ素子の導通／非導通は入力交流電圧の極性
が変化するゼロクロスポイントで切り換えられ、従来例
のように交流電圧波形の途中（特に電圧の絶対値の高い
範囲）で切り換わることがない。したがって、実用上問
題となるような機械的振動による騒音や、電磁波・電源
高調波等による電気的な雑音の発生を防止することがで
きる。
【００２６】請求項２に記載の発明によれば、平滑コン
デンサの端子電圧、すなわち直流出力電圧と、基準電圧
とが比較され、その比較結果に応じて、入力交流電源電
圧の極性変化に同期して、第１のスイッチ素子の導通状
態と非導通状態とが切換制御され、該第１のスイッチ素
子の切換制御に対して、電源同期パルスの一周期分だけ
遅れて、第２のスイッチ素子の導通状態と非導通状態と
が切換制御されるので、第１のスイッチ素子の導通時間
と、第２のスイッチ素子の導通時間が等しくなり、トラ
ンスが偏って磁化されることを防止することができる。
デンサの端子電圧、すなわち直流出力電圧と、基準電圧
とが比較され、その比較結果に応じて、入力交流電源電
圧の極性変化に同期して、第１のスイッチ素子の導通状
態と非導通状態とが切換制御され、該第１のスイッチ素
子の切換制御に対して、電源同期パルスの一周期分だけ
遅れて、第２のスイッチ素子の導通状態と非導通状態と
が切換制御されるので、第１のスイッチ素子の導通時間
と、第２のスイッチ素子の導通時間が等しくなり、トラ
ンスが偏って磁化されることを防止することができる。
【図１】本発明の第１の実施形態にかかる電源装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の構成をより具体的に示す回路図である。
【図３】図１の装置の各部の波形を示す図である。
【図４】図１の装置の応用例を説明するための図であ
る。
る。
【図５】本発明の第２の実施形態に電源装置の構成を示
すブロック図である。
すブロック図である。
【図６】図５の構成をより具体的に示す回路図である。
【図７】図５の装置の各部の波形を示す図である。
【図８】従来の電源装置の構成を示すブロック図であ
る。
る。
【図９】図８の装置の各部の波形を示す図である。
１ スイッチ素子 ２ スイッチ素子制御回路（制御手段） ３ 電源同期パルス発生回路（電源同期パルス発生手
段） ４ 電圧記憶回路（制御手段） ５ 比較回路（比較手段） Ｃ１ 平滑コンデンサ Ｄ１、Ｄ２ ダイオード（整流手段）
段） ４ 電圧記憶回路（制御手段） ５ 比較回路（比較手段） Ｃ１ 平滑コンデンサ Ｄ１、Ｄ２ ダイオード（整流手段）
Claims (2)
- 【請求項１】 入力交流電源電圧を直流電圧に変換して
出力する電源装置において、 前記入力交流電源電圧を整流する整流手段と、 該整流手段に直列に接続されたスイッチ素子と、 該スイッチ素子の出力電流を平滑するように接続された
平滑コンデンサと、 該平滑コンデンサの端子電圧と、基準電圧とを比較する
比較手段と、 前記入力交流電源電圧の極性変化に同期した電源同期パ
ルスを発生する電源同期パルス発生手段と、 前記比較手段による比較結果に応じて、前記電源同期パ
ルスの発生に同期して、前記スイッチ素子の導通状態と
非導通状態とを切換制御する制御手段とを備えることを
特徴とする電源装置。 - 【請求項２】 入力交流電源電圧を直流電圧に変換して
出力する電源装置において、 前記入力交流電源電圧を整流する第１の整流手段と、 前記入力交流電源電圧を前記第１の整流手段と逆の極性
で整流する第２の整流手段と、 該第１の整流手段に直列に接続された第１スイッチ素子
と、 該第２の整流手段に直列に接続された第２スイッチ素子
と、 該１のスイッチ素子の出力電流を平滑するように接続さ
れた第１の平滑コンデンサと、 該２のスイッチ素子の出力電流を平滑するように接続さ
れた第２の平滑コンデンサと、 該第１または第２の平滑コンデンサの端子電圧と、基準
電圧とを比較する比較手段と、 前記入力交流電源電圧の極性変化に同期した電源同期パ
ルスを発生する電源同期パルス発生手段と、 前記比較手段による比較結果に応じて、前記電源同期パ
ルスの発生に同期して、前記第１のスイッチ素子の導通
状態と非導通状態とを切換制御する第１の制御手段と、 該第１の制御手段による切換制御に対して、前記電源同
期パルスの一周期分だけ遅れて、前記第２のスイッチ素
子の導通状態と非導通状態とを切換制御する第２の制御
手段とを備えることを特徴とする電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12149097A JPH10301644A (ja) | 1997-04-25 | 1997-04-25 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12149097A JPH10301644A (ja) | 1997-04-25 | 1997-04-25 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301644A true JPH10301644A (ja) | 1998-11-13 |
Family
ID=14812461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12149097A Withdrawn JPH10301644A (ja) | 1997-04-25 | 1997-04-25 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063737A1 (fr) * | 2000-02-25 | 2001-08-30 | Lucent Technologies Inc. | Circuit d'alimentation electrique |
| KR100756065B1 (ko) | 2006-06-28 | 2007-09-07 | 태일정보산업(주) | 전력 절감 장치 |
| CN104597952A (zh) * | 2015-01-28 | 2015-05-06 | 长城电器集团有限公司 | 交流稳压器稳压电路 |
-
1997
- 1997-04-25 JP JP12149097A patent/JPH10301644A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063737A1 (fr) * | 2000-02-25 | 2001-08-30 | Lucent Technologies Inc. | Circuit d'alimentation electrique |
| KR100756065B1 (ko) | 2006-06-28 | 2007-09-07 | 태일정보산업(주) | 전력 절감 장치 |
| CN104597952A (zh) * | 2015-01-28 | 2015-05-06 | 长城电器集团有限公司 | 交流稳压器稳压电路 |
| CN104597952B (zh) * | 2015-01-28 | 2017-05-03 | 长城电器集团有限公司 | 交流稳压器稳压电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040706 |