JP3399376B2 - インバータ装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電話機のリンガー
回路または無停電電源装置等に用いられるインバータ装
置に関し、特に、高周波スイッチングによるパルス幅制
御を行い、低周波交流出力を得るインバータ装置に関す
る。 【０００２】 【従来の技術】従来のインバータ装置として、特開平１
０−１７４４４５号公報に開示されたものを例に取り、
その構成を図１５を用いて説明する。 【０００３】同図において、１００はインバータ装置で
あり、入力電源１０１、スイッチ駆動回路１０７、トラ
ンス１０９、進相コンデンサ１１０、レギュレータ１１
２およびプッシュプル・インバータ１１３を備えてな
り、負荷１１１に接続される。 【０００４】このうち、レギュレータ１１２は、スイッ
チング素子１０２、ＰＷＭ制御部１０３、転流ダイオー
ド１０４、チョークコイル１０５、および平滑コンデン
サ１０６を有してなる。また、プッシュプル・インバー
タ１１３は、一対のスイッチング素子１０８を有してな
る。 【０００５】このように構成されるインバータ装置１０
０においては、入力電源１０１から供給される直流電圧
を、レギュレータ１１２により安定化し、プッシュプル
・インバータ１１３により駆動されるトランス１０９を
介して負荷１１１に交流電圧として供給する。 【０００６】ここで、トランス１０９の漏れインダクタ
ンスと、進相コンデンサ１１０の容量とで共振が発生す
ることにより、負荷１１１に供給される交流電圧が正弦
波状となる。 【０００７】また、プッシュプル・インバータ１１３を
構成するスイッチング素子１０８の動作デューティは一
定であり、入力電圧の変動に対しても不変である。 【０００８】 【発明が解決しようとする課題】ところが、従来のイン
バータ装置１００は、低周波交流を発生させるものであ
るため、正弦波の周期を大きくするために、トランス１
０９のコアを、磁束密度の大きいケイ素鋼板で構成する
場合が多い。ここで、ケイ素鋼板で構成したトランスの
コアは比較的大型となるため、インバータ装置１００全
体の小型化が妨げられることとなった。 【０００９】そこで、本発明においては、トランスのコ
アをフェライトで構成することにより、小型化が可能な
インバータ装置を提供することを目的とする。 【００１０】 【課題を解決するための手段】上記目的を達成するた
め、本発明においては、直流入力をパルス幅制御し、交
流出力を得るインバータ装置において、フェライトから
なるコアを有するトランス、該トランスの１次巻線にプ
ッシュプル構造を構成するように設けられる第１のスイ
ッチング素子および第２のスイッチング素子、前記トラ
ンスの２次巻線の両端側にそれぞれ設けられる第３のス
イッチング素子および第４のスイッチング素子、前記第
３のスイッチング素子を、第１の低周波パルス（ｇ１）
で駆動させ、前記第４のスイッチング素子を、前記第１
の低周波パルスに同期するとともにデッドタイムを挟ん
で前記第１の低周波パルスと交互にオンオフする第２の
低周波パルス（ｈ１）で駆動させる第２の駆動手段、前
記第１のスイッチング素子を前記第１の低周波パルス
（ｇ１）のオン期間中に断続的にオンオフを繰り返す第
１の高周波パルス（ｊ）で駆動させ、前記第２のスイッ
チング素子を前記第２の低周波パルス（ｈ１）のオン期
間中に前記第１の高周波パルス（ｊ）に同期して断続的
にオンオフを繰り返す第２の高周波パルス（ｋ）で駆動
させる第１の駆動手段、ならびに、前記第３のスイッチ
ング素子および前記第４のスイッチング素子と出力端子
との間に設けられるフィルタ回路、を備えてなり、前記
第１の高周波パルスおよび前記第２の高周波パルスは、
そのリセット時に前記トランスのコアの磁束密度が逐次
残留磁束に戻るようにされているものであることを特徴
とする。 【００１１】本発明のインバータ装置は、高周波スイッ
チングによる直流−交流変換を行うものであり、出力電
圧の交流周期が短いため、トランスのコアを磁束密度の
小さいフェライトで構成することができる。これによ
り、トランスの小型化、ひいては装置全体の小型化が可
能である。 【００１２】また、本発明のインバータ装置は、高周波
スイッチングによる直流−交流変換を行うものであり、
出力電圧の交流周期が短いため、出力電圧の高調波の除
去を行う共振動作は、比較的小さいものでよい。したが
って、共振動作を司るフィルタ回路として、フィルム・
コンデンサ等の容量の小さい小型のコンデンサを使用す
ることができ、これにより、装置全体の小型化が可能で
ある。 【００１３】また、本発明のインバータ装置は、トラン
スの１次側において、スイッチング素子を構成するＦＥ
Ｔの寄生ダイオードにより、トランスの１次巻線に蓄積
された励磁エネルギをコンデンサに充電し、電力を回生
するものであるため、回路効率が向上する。 【００１４】さらに、本発明のインバータ装置は、トラ
ンスの２次側において、スイッチング素子としてのＦＥ
Ｔの寄生ダイオードにより、逆起電圧を除去するもので
あるため、波形歪みを抑制し、正弦波に近い波形が得ら
れる。 【００１５】 【発明の実施の形態】本発明の一実施例にかかるインバ
ータ装置の構成を、図１を用いて説明する。 【００１６】同図において、１はインバータ装置であ
り、１次巻線Ｌ１、プラス電位の電圧を発生するバイア
ス巻線ＬＤ、マイナス電位の電圧を発生するバイアス巻
線ＬＢおよび２次巻線Ｌ２を有するトランスＴと、第１
のスイッチング素子としてのＦＥＴＱ１と、第２のスイ
ッチング素子としてのＦＥＴＱ２と、第３のスイッチン
グ素子としてのＦＥＴＱ３と、第４のスイッチング素子
としてのＦＥＴＱ４と、制御回路２と、第１の駆動回路
３ａと、第２の駆動回路３ｂと、コンデンサからなるフ
ィルタ回路４とを備えてなる。 【００１７】ここで、特に図示しないが、トランスＴの
コアは、フェライトからなるものである。また、トラン
スＴの１次巻線Ｌ１は、プッシュプル接続構造を有する
ものであり、１次巻線Ｌ１の中間に設けられたセンター
タップは、入力端子ＩＮに接続され、１次巻線Ｌ１の一
端は、ＦＥＴＱ１のドレインに接続され、他端はＦＥＴ
Ｑ２のドレインに接続されている。また、ＦＥＴＱ１お
よびＦＥＴＱ２のソースは互いに接続されている。 【００１８】また、制御回路２は、ＦＥＴＱ１およびＦ
ＥＴＱ２を高周波でオンオフさせる駆動回路３ａ、およ
びＦＥＴＱ３およびＦＥＴＱ４を低周波でオンオフさせ
る駆動回路３ｂに接続される。 【００１９】また、トランスＴの２次巻線Ｌ２は、ＦＥ
ＴＱ３、Ｑ４およびフィルタ回路４を介して、出力端子
ＯＵＴに接続される。 【００２０】また、Ｃ１、Ｃ２、Ｃ３は平滑コンデンサ
であり、Ｒ１は起動用の抵抗であり、Ｒ２は過電流検出
用の抵抗である。またバイアス巻線ＬＤおよびバイアス
巻線ＬＢの各一端には、それぞれダイオードＤ１、Ｄ２
が接続される。また、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４
は、それぞれＦＥＴＱ１乃至Ｑ４の寄生ダイオードであ
る。 【００２１】ここで、抵抗Ｒ１、コンデンサＣ２、Ｃ
３、ダイオードＤ１、Ｄ２、バイアス巻線ＬＤおよびバ
イアス巻線ＬＢは、制御回路２の電源回路２１を形成し
ている。すなわち、制御回路２が正電圧を扱うとき、コ
ンデンサＣ２が電源となり、制御回路２が負電圧を扱う
とき、コンデンサＣ３が電源となる。 【００２２】次に、制御回路２の詳細な構成を図２を用
いて説明する。 【００２３】同図において、制御回路２は、正弦波出力
回路２１、位相反転回路２２、第１の半波整流回路２
３、第２の半波整流回路２４、絶対値回路２７、三角波
出力回路２８、比較回路２９、過電流検知回路３０を備
えてなる。なお、図面上で、第２の駆動回路３ｂは、便
宜上、二つに分割して示す。 【００２４】次に、このように構成される制御回路２の
動作を、図３を用いて説明する。同図のａ乃至ｋの電圧
波形は、図２に示すａ乃至ｋの信号に対応するものであ
る。 【００２５】まず、正弦波出力回路２１から、互いに等
しい正弦波信号ａ１、ａ２およびａ３が出力される。こ
のうち、正弦波信号ａ１は位相反転回路２２に入力さ
れ、位相反転信号ｂが出力される。この位相反転信号ｂ
は、第１の半波整流回路２３で整流され、半波整流信号
ｃとなり、第２の駆動回路３ｂに入力される。ここで、
第２の駆動回路３ｂはコンパレータ（図示せず）を備え
ており、このコンパレータにより、半波整流信号ｃが、
第１の低周波パルスに変換される。この第１の低周波パ
ルスは、ＦＥＴＱ３を駆動する低周波パルスｇ１、およ
び第１の駆動回路３ａに入力される低周波パルスｇ２か
らなるものであり、低周波パルスｇ１、ｇ２は互いに等
しい信号である。 【００２６】また、正弦波信号ａ２は、第２の半波整流
回路２４で整流され、半波整流信号ｄとなって出力され
る。この半波整流信号ｄは、第２の駆動回路３ｂに入力
され、コンパレータにより、第２の低周波パルスに変換
される。この第２の低周波パルスは、ＦＥＴＱ４を駆動
する低周波パルスｈ１、および第１の駆動回路３ａに入
力される低周波パルスｈ２からなるものであり、低周波
パルスｈ１、ｈ２は互いに等しい信号である。 【００２７】ここで、低周波パルスｈ１、ｈ２は、低周
波パルスｇ１、ｇ２に同期して交互にオンオフするもの
である。また、低周波パルスｇ１、ｇ２と、低周波パル
スｈ１、ｈ２とで、双方がオフとなるデッドタイムＤＴ
が設定されており、ＦＥＴＱ３、Ｑ４の同時オンによる
回路素子の短絡破壊が回避されている。 【００２８】また、正弦波信号ａ３は、絶対値回路２７
で全波整流され、全波整流信号ｅとなり、比較回路２９
に入力される。 【００２９】また、比較回路２９には、過電流検知回路
３０から検知信号ｌが入力される。この検知信号ｌは、
インバータ装置１の出力電流が、予め設定された所望の
出力電流より大きい値となった時、これを通知するもの
である。そして、検知信号ｌが比較回路２９に入力され
ると、出力電流を所望の値に近づけるため、全波整流信
号ｅの振幅変調が行われる。なお、検知信号ｌの波形は
図３に示していない。 【００３０】さらに、比較回路２９には、三角波発生回
路から三角波ｆが入力される。そして、比較回路２９に
おいて、全波整流信号ｅと三角波ｆとが比較され、基本
高周波パルスとしての高周波パルスｉが出力される。 【００３１】この高周波パルスｉは、全波整流信号ｅの
１／２周期の初めの部分に対応する比較的幅の狭いパル
スと、１／２周期の中間部分に対応する比較的幅の広い
パルスと、１／２周期の終わりの部分に対応する比較的
幅の狭いパルスとが連続して発生するものとなる。な
お、図３の高周波パルスｉの波形は、全波整流信号ｅの
１／２周期に対応する部分のみ示したものであり、高周
波パルスｉは、図３のｉの波形が繰り返し発生するもの
である。 【００３２】この高周波パルスｉは、第１の駆動回路３
ａに入力される。さらに、第１の駆動回路３ａには、第
２の駆動回路３ｂから、低周波パルスｇ２、ｈ２が入力
される。 【００３３】ここで、第１の駆動回路３ａは、図４に示
す論理回路３１を備えてなる。この論理回路３１は、Ｎ
ＡＮＤゲート３２ａ、３２ｂおよびインバータ３３ａ、
３３ｂからなる。そして、低周波パルスｇ２および高周
波パルスｉが、ＮＡＮＤゲート３２ａを介してインバー
タ３３ａで処理され、ＦＥＴＱ１を駆動する第１の高周
波パルスとしての駆動信号ｊが出力される。この駆動信
号ｊは、低周波パルスｇ２に同期し、低周波パルスｇ２
のオン期間中に、オンと、ＲＰ１で示すリセット（オ
フ）とを繰り返すものであり、低周波パルスｇ２のオン
期間における駆動信号ｊの波形は、高周波パルスｉの波
形と等しい。 【００３４】また、低周波パルスｈ２および高周波パル
スｉがＮＡＮＤゲート３２ｂを介してインバータ３３ｂ
で処理され、ＦＥＴＱ２を駆動する第２の高周波パルス
としての駆動信号ｋが出力される。この駆動信号ｋは、
低周波パルスｈ２に同期し、低周波パルスｈ２のオン期
間中に、オンと、ＲＰ２で示すリセット（オフ）とを繰
り返すものであり、低周波パルスｈ２のオン期間におけ
る駆動信号ｋの波形は、高周波パルスｉの波形と等し
い。 【００３５】また、駆動信号ｊと駆動信号ｋとで、双方
がオフとなるデッドタイムＤＴ１が設定されており、Ｆ
ＥＴＱ３、Ｑ４の同時オンによる回路素子の短絡破壊が
回避されている。 【００３６】なお、図３においては、駆動信号ｊ、ｋの
波形の一部を省略し、点線で示した。 【００３７】ここで、駆動信号ｊ、ｋのリセットは、ト
ランスＴのコアがフェライトからなることに起因して、
生じるものである。すなわち、フェライトは、ケイ素鋼
板等に比べて磁束密度が小さく、磁束密度の分布は、図
５に示すように、正弦波の正電位側の１／２周期に対応
する部分Ｏ１、および負電位側の１／２周期に対応する
部分Ｏ２の双方とも、逐次、残留磁束Ｐ１、Ｐ２に戻る
ように変化するものとなる。このような磁束変化によ
り、駆動信号ｊ、ｋのリセットが生じるのである。 【００３８】次に、ＦＥＴＱ１、Ｑ２のオンオフに伴う
回路動作を、図面を用いて説明する。 【００３９】まず、図６に示すように、駆動信号ｊのオ
ン期間には、ＦＥＴＱ１がオンし、ＦＥＴＱ２がオフ
し、電流は矢印Ａで示すように、トランスＴの１次巻線
Ｌ１のセンタータップより図面上の下方の部分を流れ
る。 【００４０】次に、図７に示すように、駆動信号ｊのリ
セット期間ＲＰ１になると、ＦＥＴＱ１がオフする。 【００４１】このリセット期間ＲＰ１においては、ＦＥ
ＴＱ２の寄生ダイオードＤ１２により、電流が、矢印Ｂ
で示すように流れ、トランスＴの１次巻線Ｌ１に蓄積さ
れた励磁エネルギがコンデンサＣ１に充電され、電力が
回生する。 【００４２】リセット期間ＲＰ１（ＦＥＴＱ１のオフ期
間）は、ＦＥＴＱ１のオン期間と交互に繰り返されるた
め、図６、図７の矢印Ａ、Ｂの電流が交互に流れること
となる。 【００４３】次に、図８に示すように、デッドタイムＤ
Ｔ１経過後、ＦＥＴＱ２がオンすると、電流は矢印Ｃで
示すように、トランスＴの１次巻線Ｌ１のセンタータッ
プより図面上の上方の部分を流れる。 【００４４】そして、図９に示すように、駆動信号ｋの
リセット期間ＲＰ２になると、ＦＥＴＱ２がオフする。
このとき、ＦＥＴＱ１の寄生ダイオードＤ１１により、
電流が、矢印Ｄで示すように流れ、トランスＴの１次巻
線Ｌ１に蓄積された励磁エネルギがコンデンサＣ１に充
電され、電力が回生する。 【００４５】リセット期間ＲＰ２（ＦＥＴＱ２のオフ期
間）は、ＦＥＴＱ２のオン期間と交互に繰り返されるた
め、図８、図９の矢印Ｃ、Ｄの電流が交互に流れる。 【００４６】次に、ＦＥＴＱ３、Ｑ４のオンオフに伴う
回路動作を、図面を用いて説明する。 【００４７】まず、図１０に示すように、ＦＥＴＱ１の
オンに伴ってＦＥＴＱ３がオンし、ＦＥＴＱ４がオフし
ているとき、矢印Ｅで示すように、ＦＥＴＱ４の寄生ダ
イオードＤ１４を介して電流が流れる。 【００４８】そして、図１１に示すように、駆動信号ｊ
のリセット期間ＲＰ１（ＦＥＴＱ１のオフ期間）になる
と、ＦＥＴＱ３はオンしているが、ＦＥＴＱ４の寄生ダ
イオードＤ１４により、破線の矢印Ｆ０の向きには電流
が流れない。 【００４９】次に、図１２に示すように、 ＦＥＴＱ３
がオフし、デッドタイムＤＴ経過後、ＦＥＴＱ２のオン
に伴ってＦＥＴＱ４がオンすると、矢印Ｆで示すよう
に、ＦＥＴＱ３の寄生ダイオードＤ１３を介して電流が
流れる。 【００５０】そして、図１３に示すように、駆動信号ｋ
のリセット期間ＲＰ２（ＦＥＴＱ２のオフ期間）になる
と、ＦＥＴＱ４はオンしているが、ＦＥＴＱ３の寄生ダ
イオードＤ１３により、破線の矢印Ｅ０の向きには電流
が流れない。 【００５１】上述のように、ＦＥＴＱ１乃至Ｑ４が動作
することにより、インバータ装置１の出力電圧の波形
は、図１４（ａ）に示すようになる。 【００５２】この出力電圧の波形は、複数の急峻な立ち
上がりが、リセット期間ｒｐを介して発生し、正電位の
１／２周期ＣＹ１と、負電位の１／２周期ＣＹ２とから
なる周期ＣＹを形成するものである。この周期ＣＹにお
いては、１／２周期ＣＹ１、ＣＹ２について、それぞ
れ、周期の初めと終わりの部分は、オン時間が短く、比
較的低い波形となり、周期の中間部分は、オン時間が長
く、比較的高い波形となり、周期ＣＹ全体として、正弦
波に近似した波形となる。 【００５３】また、周期ＣＹの１／２周期ＣＹ１は、図
１０に示す矢印Ｅの電流により発生するものであり、１
／２周期ＣＹ２は、図１２に示す矢印Ｆの電流により発
生するものである。 【００５４】また、図１１、図１３に示すように、ＦＥ
ＴＱ１、Ｑ２のリセット期間に、Ｆ０、Ｅ０で示す電流
が流れないため、図１４（ａ）に破線で示す逆起電圧ｚ
１、ｚ２が除去されることとなる。 【００５５】また、トランスＴの２次巻線Ｌ２のリーケ
ージ・インダクタンスと、フィルタ回路４を構成するコ
ンデンサとの共振で、図１４（ａ）の個々の立ち上がり
波形がつながり、図１４（ｂ）に示すように、正弦波に
近似した波形となる。 【００５６】さらに、共振に用いるリーケージ・インダ
クタンスのインダクタンス値およびコンデンサの容量値
を調整することにより、図１４（ｃ）に示すように、高
調波による波形歪みが除去され、より正弦波に近い波形
が形成されることとなる。 【００５７】なお、本実施例においては、フィルタ回路
をコンデンサから構成し、このコンデンサと、トランス
のリーケージ・インダクタンスとで共振させる場合につ
いて説明したが、トランスのリーケージ・インダクタン
スの値を小さくし、コンデンサおよびインダクタから構
成したフィルタ回路を用いて共振させてもよい。 【００５８】また、本実施例のインバータ装置におい
て、出力電圧のモニタを制御回路にフィードバックし、
制御することにより、波形歪みの一層少ない交流出力を
得ることが可能である。 【００５９】また、本実施例のインバータ装置にＰＬＬ
回路を設け、出力電圧を商用電源電圧に同期させること
により、特にＵＰＳ（無停電電源システム）に用いるに
一層好適なものとなる。 【００６０】 【発明の効果】本発明のインバータ装置は、高周波スイ
ッチングによる直流−交流変換を行うものであり、出力
電圧の交流周期が短いため、トランスのコアを磁束密度
の小さいフェライトで構成することができる。これによ
り、トランスの小型化、ひいては装置全体の小型化が可
能である。 【００６１】また、本発明のインバータ装置は、高周波
スイッチングによる直流−交流変換を行うものであり、
出力電圧の交流周期が短いため、出力電圧の高調波の除
去を行う共振動作は、比較的小さいものでよい。したが
って、共振動作を司るフィルタ回路として、フィルム・
コンデンサ等の容量の小さい小型のコンデンサを使用す
ることができ、これにより、装置全体の小型化が可能で
ある。 【００６２】また、本発明のインバータ装置は、トラン
スの１次側において、スイッチング素子を構成するＦＥ
Ｔの寄生ダイオードにより、トランスの１次巻線に蓄積
された励磁エネルギをコンデンサに充電し、電力を回生
するものであるため、回路効率が向上する。 【００６３】さらに、本発明のインバータ装置は、トラ
ンスの２次側において、スイッチング素子としてのＦＥ
Ｔの寄生ダイオードにより、逆起電圧を除去するもので
あるため、波形歪みが抑制され、正弦波に近い波形が得
られる。
回路または無停電電源装置等に用いられるインバータ装
置に関し、特に、高周波スイッチングによるパルス幅制
御を行い、低周波交流出力を得るインバータ装置に関す
る。 【０００２】 【従来の技術】従来のインバータ装置として、特開平１
０−１７４４４５号公報に開示されたものを例に取り、
その構成を図１５を用いて説明する。 【０００３】同図において、１００はインバータ装置で
あり、入力電源１０１、スイッチ駆動回路１０７、トラ
ンス１０９、進相コンデンサ１１０、レギュレータ１１
２およびプッシュプル・インバータ１１３を備えてな
り、負荷１１１に接続される。 【０００４】このうち、レギュレータ１１２は、スイッ
チング素子１０２、ＰＷＭ制御部１０３、転流ダイオー
ド１０４、チョークコイル１０５、および平滑コンデン
サ１０６を有してなる。また、プッシュプル・インバー
タ１１３は、一対のスイッチング素子１０８を有してな
る。 【０００５】このように構成されるインバータ装置１０
０においては、入力電源１０１から供給される直流電圧
を、レギュレータ１１２により安定化し、プッシュプル
・インバータ１１３により駆動されるトランス１０９を
介して負荷１１１に交流電圧として供給する。 【０００６】ここで、トランス１０９の漏れインダクタ
ンスと、進相コンデンサ１１０の容量とで共振が発生す
ることにより、負荷１１１に供給される交流電圧が正弦
波状となる。 【０００７】また、プッシュプル・インバータ１１３を
構成するスイッチング素子１０８の動作デューティは一
定であり、入力電圧の変動に対しても不変である。 【０００８】 【発明が解決しようとする課題】ところが、従来のイン
バータ装置１００は、低周波交流を発生させるものであ
るため、正弦波の周期を大きくするために、トランス１
０９のコアを、磁束密度の大きいケイ素鋼板で構成する
場合が多い。ここで、ケイ素鋼板で構成したトランスの
コアは比較的大型となるため、インバータ装置１００全
体の小型化が妨げられることとなった。 【０００９】そこで、本発明においては、トランスのコ
アをフェライトで構成することにより、小型化が可能な
インバータ装置を提供することを目的とする。 【００１０】 【課題を解決するための手段】上記目的を達成するた
め、本発明においては、直流入力をパルス幅制御し、交
流出力を得るインバータ装置において、フェライトから
なるコアを有するトランス、該トランスの１次巻線にプ
ッシュプル構造を構成するように設けられる第１のスイ
ッチング素子および第２のスイッチング素子、前記トラ
ンスの２次巻線の両端側にそれぞれ設けられる第３のス
イッチング素子および第４のスイッチング素子、前記第
３のスイッチング素子を、第１の低周波パルス（ｇ１）
で駆動させ、前記第４のスイッチング素子を、前記第１
の低周波パルスに同期するとともにデッドタイムを挟ん
で前記第１の低周波パルスと交互にオンオフする第２の
低周波パルス（ｈ１）で駆動させる第２の駆動手段、前
記第１のスイッチング素子を前記第１の低周波パルス
（ｇ１）のオン期間中に断続的にオンオフを繰り返す第
１の高周波パルス（ｊ）で駆動させ、前記第２のスイッ
チング素子を前記第２の低周波パルス（ｈ１）のオン期
間中に前記第１の高周波パルス（ｊ）に同期して断続的
にオンオフを繰り返す第２の高周波パルス（ｋ）で駆動
させる第１の駆動手段、ならびに、前記第３のスイッチ
ング素子および前記第４のスイッチング素子と出力端子
との間に設けられるフィルタ回路、を備えてなり、前記
第１の高周波パルスおよび前記第２の高周波パルスは、
そのリセット時に前記トランスのコアの磁束密度が逐次
残留磁束に戻るようにされているものであることを特徴
とする。 【００１１】本発明のインバータ装置は、高周波スイッ
チングによる直流−交流変換を行うものであり、出力電
圧の交流周期が短いため、トランスのコアを磁束密度の
小さいフェライトで構成することができる。これによ
り、トランスの小型化、ひいては装置全体の小型化が可
能である。 【００１２】また、本発明のインバータ装置は、高周波
スイッチングによる直流−交流変換を行うものであり、
出力電圧の交流周期が短いため、出力電圧の高調波の除
去を行う共振動作は、比較的小さいものでよい。したが
って、共振動作を司るフィルタ回路として、フィルム・
コンデンサ等の容量の小さい小型のコンデンサを使用す
ることができ、これにより、装置全体の小型化が可能で
ある。 【００１３】また、本発明のインバータ装置は、トラン
スの１次側において、スイッチング素子を構成するＦＥ
Ｔの寄生ダイオードにより、トランスの１次巻線に蓄積
された励磁エネルギをコンデンサに充電し、電力を回生
するものであるため、回路効率が向上する。 【００１４】さらに、本発明のインバータ装置は、トラ
ンスの２次側において、スイッチング素子としてのＦＥ
Ｔの寄生ダイオードにより、逆起電圧を除去するもので
あるため、波形歪みを抑制し、正弦波に近い波形が得ら
れる。 【００１５】 【発明の実施の形態】本発明の一実施例にかかるインバ
ータ装置の構成を、図１を用いて説明する。 【００１６】同図において、１はインバータ装置であ
り、１次巻線Ｌ１、プラス電位の電圧を発生するバイア
ス巻線ＬＤ、マイナス電位の電圧を発生するバイアス巻
線ＬＢおよび２次巻線Ｌ２を有するトランスＴと、第１
のスイッチング素子としてのＦＥＴＱ１と、第２のスイ
ッチング素子としてのＦＥＴＱ２と、第３のスイッチン
グ素子としてのＦＥＴＱ３と、第４のスイッチング素子
としてのＦＥＴＱ４と、制御回路２と、第１の駆動回路
３ａと、第２の駆動回路３ｂと、コンデンサからなるフ
ィルタ回路４とを備えてなる。 【００１７】ここで、特に図示しないが、トランスＴの
コアは、フェライトからなるものである。また、トラン
スＴの１次巻線Ｌ１は、プッシュプル接続構造を有する
ものであり、１次巻線Ｌ１の中間に設けられたセンター
タップは、入力端子ＩＮに接続され、１次巻線Ｌ１の一
端は、ＦＥＴＱ１のドレインに接続され、他端はＦＥＴ
Ｑ２のドレインに接続されている。また、ＦＥＴＱ１お
よびＦＥＴＱ２のソースは互いに接続されている。 【００１８】また、制御回路２は、ＦＥＴＱ１およびＦ
ＥＴＱ２を高周波でオンオフさせる駆動回路３ａ、およ
びＦＥＴＱ３およびＦＥＴＱ４を低周波でオンオフさせ
る駆動回路３ｂに接続される。 【００１９】また、トランスＴの２次巻線Ｌ２は、ＦＥ
ＴＱ３、Ｑ４およびフィルタ回路４を介して、出力端子
ＯＵＴに接続される。 【００２０】また、Ｃ１、Ｃ２、Ｃ３は平滑コンデンサ
であり、Ｒ１は起動用の抵抗であり、Ｒ２は過電流検出
用の抵抗である。またバイアス巻線ＬＤおよびバイアス
巻線ＬＢの各一端には、それぞれダイオードＤ１、Ｄ２
が接続される。また、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４
は、それぞれＦＥＴＱ１乃至Ｑ４の寄生ダイオードであ
る。 【００２１】ここで、抵抗Ｒ１、コンデンサＣ２、Ｃ
３、ダイオードＤ１、Ｄ２、バイアス巻線ＬＤおよびバ
イアス巻線ＬＢは、制御回路２の電源回路２１を形成し
ている。すなわち、制御回路２が正電圧を扱うとき、コ
ンデンサＣ２が電源となり、制御回路２が負電圧を扱う
とき、コンデンサＣ３が電源となる。 【００２２】次に、制御回路２の詳細な構成を図２を用
いて説明する。 【００２３】同図において、制御回路２は、正弦波出力
回路２１、位相反転回路２２、第１の半波整流回路２
３、第２の半波整流回路２４、絶対値回路２７、三角波
出力回路２８、比較回路２９、過電流検知回路３０を備
えてなる。なお、図面上で、第２の駆動回路３ｂは、便
宜上、二つに分割して示す。 【００２４】次に、このように構成される制御回路２の
動作を、図３を用いて説明する。同図のａ乃至ｋの電圧
波形は、図２に示すａ乃至ｋの信号に対応するものであ
る。 【００２５】まず、正弦波出力回路２１から、互いに等
しい正弦波信号ａ１、ａ２およびａ３が出力される。こ
のうち、正弦波信号ａ１は位相反転回路２２に入力さ
れ、位相反転信号ｂが出力される。この位相反転信号ｂ
は、第１の半波整流回路２３で整流され、半波整流信号
ｃとなり、第２の駆動回路３ｂに入力される。ここで、
第２の駆動回路３ｂはコンパレータ（図示せず）を備え
ており、このコンパレータにより、半波整流信号ｃが、
第１の低周波パルスに変換される。この第１の低周波パ
ルスは、ＦＥＴＱ３を駆動する低周波パルスｇ１、およ
び第１の駆動回路３ａに入力される低周波パルスｇ２か
らなるものであり、低周波パルスｇ１、ｇ２は互いに等
しい信号である。 【００２６】また、正弦波信号ａ２は、第２の半波整流
回路２４で整流され、半波整流信号ｄとなって出力され
る。この半波整流信号ｄは、第２の駆動回路３ｂに入力
され、コンパレータにより、第２の低周波パルスに変換
される。この第２の低周波パルスは、ＦＥＴＱ４を駆動
する低周波パルスｈ１、および第１の駆動回路３ａに入
力される低周波パルスｈ２からなるものであり、低周波
パルスｈ１、ｈ２は互いに等しい信号である。 【００２７】ここで、低周波パルスｈ１、ｈ２は、低周
波パルスｇ１、ｇ２に同期して交互にオンオフするもの
である。また、低周波パルスｇ１、ｇ２と、低周波パル
スｈ１、ｈ２とで、双方がオフとなるデッドタイムＤＴ
が設定されており、ＦＥＴＱ３、Ｑ４の同時オンによる
回路素子の短絡破壊が回避されている。 【００２８】また、正弦波信号ａ３は、絶対値回路２７
で全波整流され、全波整流信号ｅとなり、比較回路２９
に入力される。 【００２９】また、比較回路２９には、過電流検知回路
３０から検知信号ｌが入力される。この検知信号ｌは、
インバータ装置１の出力電流が、予め設定された所望の
出力電流より大きい値となった時、これを通知するもの
である。そして、検知信号ｌが比較回路２９に入力され
ると、出力電流を所望の値に近づけるため、全波整流信
号ｅの振幅変調が行われる。なお、検知信号ｌの波形は
図３に示していない。 【００３０】さらに、比較回路２９には、三角波発生回
路から三角波ｆが入力される。そして、比較回路２９に
おいて、全波整流信号ｅと三角波ｆとが比較され、基本
高周波パルスとしての高周波パルスｉが出力される。 【００３１】この高周波パルスｉは、全波整流信号ｅの
１／２周期の初めの部分に対応する比較的幅の狭いパル
スと、１／２周期の中間部分に対応する比較的幅の広い
パルスと、１／２周期の終わりの部分に対応する比較的
幅の狭いパルスとが連続して発生するものとなる。な
お、図３の高周波パルスｉの波形は、全波整流信号ｅの
１／２周期に対応する部分のみ示したものであり、高周
波パルスｉは、図３のｉの波形が繰り返し発生するもの
である。 【００３２】この高周波パルスｉは、第１の駆動回路３
ａに入力される。さらに、第１の駆動回路３ａには、第
２の駆動回路３ｂから、低周波パルスｇ２、ｈ２が入力
される。 【００３３】ここで、第１の駆動回路３ａは、図４に示
す論理回路３１を備えてなる。この論理回路３１は、Ｎ
ＡＮＤゲート３２ａ、３２ｂおよびインバータ３３ａ、
３３ｂからなる。そして、低周波パルスｇ２および高周
波パルスｉが、ＮＡＮＤゲート３２ａを介してインバー
タ３３ａで処理され、ＦＥＴＱ１を駆動する第１の高周
波パルスとしての駆動信号ｊが出力される。この駆動信
号ｊは、低周波パルスｇ２に同期し、低周波パルスｇ２
のオン期間中に、オンと、ＲＰ１で示すリセット（オ
フ）とを繰り返すものであり、低周波パルスｇ２のオン
期間における駆動信号ｊの波形は、高周波パルスｉの波
形と等しい。 【００３４】また、低周波パルスｈ２および高周波パル
スｉがＮＡＮＤゲート３２ｂを介してインバータ３３ｂ
で処理され、ＦＥＴＱ２を駆動する第２の高周波パルス
としての駆動信号ｋが出力される。この駆動信号ｋは、
低周波パルスｈ２に同期し、低周波パルスｈ２のオン期
間中に、オンと、ＲＰ２で示すリセット（オフ）とを繰
り返すものであり、低周波パルスｈ２のオン期間におけ
る駆動信号ｋの波形は、高周波パルスｉの波形と等し
い。 【００３５】また、駆動信号ｊと駆動信号ｋとで、双方
がオフとなるデッドタイムＤＴ１が設定されており、Ｆ
ＥＴＱ３、Ｑ４の同時オンによる回路素子の短絡破壊が
回避されている。 【００３６】なお、図３においては、駆動信号ｊ、ｋの
波形の一部を省略し、点線で示した。 【００３７】ここで、駆動信号ｊ、ｋのリセットは、ト
ランスＴのコアがフェライトからなることに起因して、
生じるものである。すなわち、フェライトは、ケイ素鋼
板等に比べて磁束密度が小さく、磁束密度の分布は、図
５に示すように、正弦波の正電位側の１／２周期に対応
する部分Ｏ１、および負電位側の１／２周期に対応する
部分Ｏ２の双方とも、逐次、残留磁束Ｐ１、Ｐ２に戻る
ように変化するものとなる。このような磁束変化によ
り、駆動信号ｊ、ｋのリセットが生じるのである。 【００３８】次に、ＦＥＴＱ１、Ｑ２のオンオフに伴う
回路動作を、図面を用いて説明する。 【００３９】まず、図６に示すように、駆動信号ｊのオ
ン期間には、ＦＥＴＱ１がオンし、ＦＥＴＱ２がオフ
し、電流は矢印Ａで示すように、トランスＴの１次巻線
Ｌ１のセンタータップより図面上の下方の部分を流れ
る。 【００４０】次に、図７に示すように、駆動信号ｊのリ
セット期間ＲＰ１になると、ＦＥＴＱ１がオフする。 【００４１】このリセット期間ＲＰ１においては、ＦＥ
ＴＱ２の寄生ダイオードＤ１２により、電流が、矢印Ｂ
で示すように流れ、トランスＴの１次巻線Ｌ１に蓄積さ
れた励磁エネルギがコンデンサＣ１に充電され、電力が
回生する。 【００４２】リセット期間ＲＰ１（ＦＥＴＱ１のオフ期
間）は、ＦＥＴＱ１のオン期間と交互に繰り返されるた
め、図６、図７の矢印Ａ、Ｂの電流が交互に流れること
となる。 【００４３】次に、図８に示すように、デッドタイムＤ
Ｔ１経過後、ＦＥＴＱ２がオンすると、電流は矢印Ｃで
示すように、トランスＴの１次巻線Ｌ１のセンタータッ
プより図面上の上方の部分を流れる。 【００４４】そして、図９に示すように、駆動信号ｋの
リセット期間ＲＰ２になると、ＦＥＴＱ２がオフする。
このとき、ＦＥＴＱ１の寄生ダイオードＤ１１により、
電流が、矢印Ｄで示すように流れ、トランスＴの１次巻
線Ｌ１に蓄積された励磁エネルギがコンデンサＣ１に充
電され、電力が回生する。 【００４５】リセット期間ＲＰ２（ＦＥＴＱ２のオフ期
間）は、ＦＥＴＱ２のオン期間と交互に繰り返されるた
め、図８、図９の矢印Ｃ、Ｄの電流が交互に流れる。 【００４６】次に、ＦＥＴＱ３、Ｑ４のオンオフに伴う
回路動作を、図面を用いて説明する。 【００４７】まず、図１０に示すように、ＦＥＴＱ１の
オンに伴ってＦＥＴＱ３がオンし、ＦＥＴＱ４がオフし
ているとき、矢印Ｅで示すように、ＦＥＴＱ４の寄生ダ
イオードＤ１４を介して電流が流れる。 【００４８】そして、図１１に示すように、駆動信号ｊ
のリセット期間ＲＰ１（ＦＥＴＱ１のオフ期間）になる
と、ＦＥＴＱ３はオンしているが、ＦＥＴＱ４の寄生ダ
イオードＤ１４により、破線の矢印Ｆ０の向きには電流
が流れない。 【００４９】次に、図１２に示すように、 ＦＥＴＱ３
がオフし、デッドタイムＤＴ経過後、ＦＥＴＱ２のオン
に伴ってＦＥＴＱ４がオンすると、矢印Ｆで示すよう
に、ＦＥＴＱ３の寄生ダイオードＤ１３を介して電流が
流れる。 【００５０】そして、図１３に示すように、駆動信号ｋ
のリセット期間ＲＰ２（ＦＥＴＱ２のオフ期間）になる
と、ＦＥＴＱ４はオンしているが、ＦＥＴＱ３の寄生ダ
イオードＤ１３により、破線の矢印Ｅ０の向きには電流
が流れない。 【００５１】上述のように、ＦＥＴＱ１乃至Ｑ４が動作
することにより、インバータ装置１の出力電圧の波形
は、図１４（ａ）に示すようになる。 【００５２】この出力電圧の波形は、複数の急峻な立ち
上がりが、リセット期間ｒｐを介して発生し、正電位の
１／２周期ＣＹ１と、負電位の１／２周期ＣＹ２とから
なる周期ＣＹを形成するものである。この周期ＣＹにお
いては、１／２周期ＣＹ１、ＣＹ２について、それぞ
れ、周期の初めと終わりの部分は、オン時間が短く、比
較的低い波形となり、周期の中間部分は、オン時間が長
く、比較的高い波形となり、周期ＣＹ全体として、正弦
波に近似した波形となる。 【００５３】また、周期ＣＹの１／２周期ＣＹ１は、図
１０に示す矢印Ｅの電流により発生するものであり、１
／２周期ＣＹ２は、図１２に示す矢印Ｆの電流により発
生するものである。 【００５４】また、図１１、図１３に示すように、ＦＥ
ＴＱ１、Ｑ２のリセット期間に、Ｆ０、Ｅ０で示す電流
が流れないため、図１４（ａ）に破線で示す逆起電圧ｚ
１、ｚ２が除去されることとなる。 【００５５】また、トランスＴの２次巻線Ｌ２のリーケ
ージ・インダクタンスと、フィルタ回路４を構成するコ
ンデンサとの共振で、図１４（ａ）の個々の立ち上がり
波形がつながり、図１４（ｂ）に示すように、正弦波に
近似した波形となる。 【００５６】さらに、共振に用いるリーケージ・インダ
クタンスのインダクタンス値およびコンデンサの容量値
を調整することにより、図１４（ｃ）に示すように、高
調波による波形歪みが除去され、より正弦波に近い波形
が形成されることとなる。 【００５７】なお、本実施例においては、フィルタ回路
をコンデンサから構成し、このコンデンサと、トランス
のリーケージ・インダクタンスとで共振させる場合につ
いて説明したが、トランスのリーケージ・インダクタン
スの値を小さくし、コンデンサおよびインダクタから構
成したフィルタ回路を用いて共振させてもよい。 【００５８】また、本実施例のインバータ装置におい
て、出力電圧のモニタを制御回路にフィードバックし、
制御することにより、波形歪みの一層少ない交流出力を
得ることが可能である。 【００５９】また、本実施例のインバータ装置にＰＬＬ
回路を設け、出力電圧を商用電源電圧に同期させること
により、特にＵＰＳ（無停電電源システム）に用いるに
一層好適なものとなる。 【００６０】 【発明の効果】本発明のインバータ装置は、高周波スイ
ッチングによる直流−交流変換を行うものであり、出力
電圧の交流周期が短いため、トランスのコアを磁束密度
の小さいフェライトで構成することができる。これによ
り、トランスの小型化、ひいては装置全体の小型化が可
能である。 【００６１】また、本発明のインバータ装置は、高周波
スイッチングによる直流−交流変換を行うものであり、
出力電圧の交流周期が短いため、出力電圧の高調波の除
去を行う共振動作は、比較的小さいものでよい。したが
って、共振動作を司るフィルタ回路として、フィルム・
コンデンサ等の容量の小さい小型のコンデンサを使用す
ることができ、これにより、装置全体の小型化が可能で
ある。 【００６２】また、本発明のインバータ装置は、トラン
スの１次側において、スイッチング素子を構成するＦＥ
Ｔの寄生ダイオードにより、トランスの１次巻線に蓄積
された励磁エネルギをコンデンサに充電し、電力を回生
するものであるため、回路効率が向上する。 【００６３】さらに、本発明のインバータ装置は、トラ
ンスの２次側において、スイッチング素子としてのＦＥ
Ｔの寄生ダイオードにより、逆起電圧を除去するもので
あるため、波形歪みが抑制され、正弦波に近い波形が得
られる。
【図面の簡単な説明】
【図１】本発明の一実施例にかかるインバータ装置を示
す回路図である。 【図２】図１のインバータ装置の制御部の構成を示すブ
ロック図である。 【図３】図２の各ブロックから出力される信号の波形図
である。 【図４】図２の第１の駆動回路を構成する論理回路を示
す概略図である。 【図５】図１のインバータ装置のトランスを構成するコ
アの磁束密度の分布図である。 【図６】図１のインバータ装置のＦＥＴＱ１のオン時の
動作を示す模式図である。 【図７】図１のインバータ装置のＦＥＴＱ１のリセット
時の動作を示す模式図である。 【図８】図１のインバータ装置のＦＥＴＱ２のオン時の
動作を示す模式図である。 【図９】図１のインバータ装置のＦＥＴＱ２のリセット
時の動作を示す模式図である。 【図１０】図１のインバータ装置のＦＥＴＱ３のオン時
の動作を示す模式図である。 【図１１】図１のインバータ装置のＦＥＴＱ３のオン時
の逆起電圧を防止する動作を示す模式図である。 【図１２】図１のインバータ装置のＦＥＴＱ４のオン時
の動作を示す模式図である。 【図１３】図１のインバータ装置のＦＥＴＱ４のオン時
の逆起電圧を防止する動作を示す模式図である。 【図１４】図１のインバータ装置の出力電圧を示す波形
図である。 【図１５】従来のインバータ装置を示す回路図である。 【符号の説明】 １ インバータ装置 ３ａ 第１の駆動回路（第１の駆動手段） ３ｂ 第２の駆動回路（第２の駆動手段） Ｔ トランス Ｑ１ ＦＥＴ（第１のスイッチング素子） Ｑ２ ＦＥＴ（第２のスイッチング素子） Ｑ３ ＦＥＴ（第３のスイッチング素子） Ｑ４ ＦＥＴ（第４のスイッチング素子） ｇ１ 低周波パルス ｈ１ 低周波パルス（他の低周波パルス） ｊ 駆動信号（高周波パルス） ｋ 駆動信号（他の高周波パルス）
す回路図である。 【図２】図１のインバータ装置の制御部の構成を示すブ
ロック図である。 【図３】図２の各ブロックから出力される信号の波形図
である。 【図４】図２の第１の駆動回路を構成する論理回路を示
す概略図である。 【図５】図１のインバータ装置のトランスを構成するコ
アの磁束密度の分布図である。 【図６】図１のインバータ装置のＦＥＴＱ１のオン時の
動作を示す模式図である。 【図７】図１のインバータ装置のＦＥＴＱ１のリセット
時の動作を示す模式図である。 【図８】図１のインバータ装置のＦＥＴＱ２のオン時の
動作を示す模式図である。 【図９】図１のインバータ装置のＦＥＴＱ２のリセット
時の動作を示す模式図である。 【図１０】図１のインバータ装置のＦＥＴＱ３のオン時
の動作を示す模式図である。 【図１１】図１のインバータ装置のＦＥＴＱ３のオン時
の逆起電圧を防止する動作を示す模式図である。 【図１２】図１のインバータ装置のＦＥＴＱ４のオン時
の動作を示す模式図である。 【図１３】図１のインバータ装置のＦＥＴＱ４のオン時
の逆起電圧を防止する動作を示す模式図である。 【図１４】図１のインバータ装置の出力電圧を示す波形
図である。 【図１５】従来のインバータ装置を示す回路図である。 【符号の説明】 １ インバータ装置 ３ａ 第１の駆動回路（第１の駆動手段） ３ｂ 第２の駆動回路（第２の駆動手段） Ｔ トランス Ｑ１ ＦＥＴ（第１のスイッチング素子） Ｑ２ ＦＥＴ（第２のスイッチング素子） Ｑ３ ＦＥＴ（第３のスイッチング素子） Ｑ４ ＦＥＴ（第４のスイッチング素子） ｇ１ 低周波パルス ｈ１ 低周波パルス（他の低周波パルス） ｊ 駆動信号（高周波パルス） ｋ 駆動信号（他の高周波パルス）
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 直流入力をパルス幅制御し、交流出力を
得るインバータ装置において、 フェライトからなるコアを有するトランス、 該トランスの１次巻線にプッシュプル構造を構成するよ
うに設けられる第１のスイッチング素子および第２のス
イッチング素子、 前記トランスの２次巻線の両端側にそれぞれ設けられる
第３のスイッチング素子および第４のスイッチング素
子、前記第３のスイッチング素子を、第１の低周波パルス
（ｇ１）で駆動させ、前記第４のスイッチング素子を、
前記第１の低周波パルスに同期するとともにデッドタイ
ムを挟んで前記第１の低周波パルスと交互にオンオフす
る第２の低周波パルス（ｈ１）で駆動させる第２の駆動
手段、 前記第１のスイッチング素子を前記第１の低周波パルス
（ｇ１）のオン期間中に断続的にオンオフを繰り返す第
１の高周波パルス（ｊ）で駆動させ、前記第２のスイッ
チング素子を前記第２の低周波パルス（ｈ１）のオン期
間中に前記第１の高周波パルス（ｊ）に同期して断続的
にオンオフを繰り返す第２の高周波パルス（ｋ）で駆動
させる第１の駆動手段、ならびに、 前記第３のスイッチング素子および前記第４のスイッチ
ング素子と出力端子との間に設けられるフィルタ回路、
を備えてなり、 前記第１の高周波パルスおよび前記第２の高周波パルス
は、そのリセット時に前記トランスのコアの磁束密度が
逐次残留磁束に戻るようにされているものである ことを
特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669698A JP3399376B2 (ja) | 1998-11-17 | 1998-11-17 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669698A JP3399376B2 (ja) | 1998-11-17 | 1998-11-17 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156985A JP2000156985A (ja) | 2000-06-06 |
| JP3399376B2 true JP3399376B2 (ja) | 2003-04-21 |
Family
ID=18190655
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3399376B2 (ja) |
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|---|---|---|---|---|
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-
1998
- 1998-11-17 JP JP32669698A patent/JP3399376B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000156985A (ja) | 2000-06-06 |
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